沟槽填充技术

发布时间:2017/10/12 22:03:36

图2.2是现代CMC)S器件剖面的示意图。一般来说,水平方向的尺寸微缩幅度比垂直方向的幅度更大,PT4213这将导致沟槽(包含接触孔)的深宽比(aspect mtio)也随之提高,为避免沟 槽填充过程中产生空穴(void),沟槽的填充△艺技术也不断发展。从图中可见,集成电路芯片的制造过程中包含很多种填充技术上的挑战,包括浅沟槽隔离、接触孔和沟槽。根据填充材料的不同,填充工艺主要分为绝缘介质的填充技术和导电材料的填充技术。

在大于0.8um的间隙中填充绝缘介质时,普遍采用等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition,PECVD);然而对于小于0.8um的间隙,用单步PECVD工艺填充问隙时会在其中部产生空穴。PECVD技 术加上沉积亥刂蚀一沉积工艺被用以填充0.5~0,8um的间隙,也就是说,在初始沉积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙人口,之后再次沉积以完成对

整个间隙的填充[5]。高密度等离子(High Density Plasn1a,HDP)化学气相沉积技术△艺在同一个反应腔(chamber)中原位地进行沉积和刻蚀的工艺,通过控制间隙的拐角处沉积刻蚀比(depositionctch ratio),使得净沉积速率接近零,从而提高其填充能力。该技术能够适应深宽比在6:1左右的需求,并满足90nm技术节点的需求。

图2.2是现代CMC)S器件剖面的示意图。一般来说,水平方向的尺寸微缩幅度比垂直方向的幅度更大,PT4213这将导致沟槽(包含接触孔)的深宽比(aspect mtio)也随之提高,为避免沟 槽填充过程中产生空穴(void),沟槽的填充△艺技术也不断发展。从图中可见,集成电路芯片的制造过程中包含很多种填充技术上的挑战,包括浅沟槽隔离、接触孔和沟槽。根据填充材料的不同,填充工艺主要分为绝缘介质的填充技术和导电材料的填充技术。

在大于0.8um的间隙中填充绝缘介质时,普遍采用等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition,PECVD);然而对于小于0.8um的间隙,用单步PECVD工艺填充问隙时会在其中部产生空穴。PECVD技 术加上沉积亥刂蚀一沉积工艺被用以填充0.5~0,8um的间隙,也就是说,在初始沉积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙人口,之后再次沉积以完成对

整个间隙的填充[5]。高密度等离子(High Density Plasn1a,HDP)化学气相沉积技术△艺在同一个反应腔(chamber)中原位地进行沉积和刻蚀的工艺,通过控制间隙的拐角处沉积刻蚀比(depositionctch ratio),使得净沉积速率接近零,从而提高其填充能力。该技术能够适应深宽比在6:1左右的需求,并满足90nm技术节点的需求。