浅谈半导体工艺变革

MOSFET基础

  纯净的硅中所有的价电子都参与了成键（下图(a)），里面没有自由电子是很少的，所以是电的不良导体。但它的导电性可以通过在硅晶格中引人称为掺杂剂(dopant)的少量杂质来提高。掺入V族元素的杂质（如As），含五个价电子，它将在晶格中取代一个硅原子，因此它仍然和它周围的四个硅原子形成共价键，但第五个价电子与As原子之间的束缚却很弱，如下图(b) 所示。 室温下的晶格热振动足以使这个电子自由运动， 由此形成一个带正电的As 离子和一个自由电子。这个自由电子可以携带电流，因而提高了材料的导电性，我们称这类半导体为 n型半导体，因为它的自由载流子是带负电荷的电子。

  与此类似掺入III族元素的掺杂剂（如B）含三个价电子，如下图©所示。这一掺杂剂原子能从相邻的硅原子中借一个电子，使这个硅原子因此缺少一个电子。这个硅原子接着又从它相邻的硅原子中借一个电子，以此类推，就能使这个缺失的电子即“空穴' (hole)在晶格中传播。空穴的作用像一个带正电荷的载流子，这类半导体为p型半导体。

  了解了n，p型半导体的由来，就好理解pn结二极管了。顾名思义，pn结就是p型半导体和n型半导体形成的结，如下图所示。pn结二极管的一大特性就是单向导电性，当阳极（Anode）的p型半导体的电压高于阴极（Cathode）的n型半导体，二极管正向偏置(forward biased) , 就会有电流流过；而当阳极电压低于或等于阴极电压时，二极管处于反向偏置(reverse biased) , 此时几乎没有什么电流。记住这个特性，是半导体非常基础也非常重要的一大特性。

  讲完了pn结二极管，就可以进一步了解MOS管了。金属氧化物－半导体(MOS)结构是通过把几层导电和绝缘材料叠在一起形成类似三明治的结构而构成的。这些结构采用一系列的化学处理步骤制造，包括硅氧化、选择性掺杂、淀积和刻蚀金属线及接触。晶体管制造在近乎无暇的圆片上，这些圆片又薄又平，直径为15 -30 cm。CMOS工艺提供两种类型的晶体管，它们也称为器件(device): n型晶体管(nMOS)和p型品体管(pMOS)。晶体管的工作是由电场控制的，所以这些 器件又称为**金属氧化物半导体场效应晶体管(MOSFET)**或简称为 FET。下图展示了这两种晶体管的横截面和符号。其中n 和p 区域表示重掺杂的 n型和p型硅。

  上面只是讲了MOS管是什么样的构造，却没讲到MOS管为啥是这个结构，这个要仔细讲的话会比较复杂，我们只需要知道粗略的原理就行。可以想象这是一个三端器件，其中source和drain是主要导通的两端，而gate则是控制端，根据pn结的单向导电性，S端和D端中间隔着的，要么是npn，要么是pnp，是无法直接导通的，但是此时加入一个控制端G，通过对它加上合适的电势，可以使得衬底（bulk Si）在靠近Gate层的地方发生反型。什么叫反型，就是p型变n型，或者n型变p型。这样使得原本无法导通的S，D端变成可以导通的了。事实上，这种反型发生在bulk Si与Gate端接近的上表面薄薄的一层，且会随着两端电势分布，这种结构有些类似于一条沟道把S，D两端连起来了，所以称此结构为沟道（channel）。下图展示了一个MOS管随着Gate端电压变化的不同工作状态，当V_gs>V_t时，沟道才会形成。

  有了MOSFET的基础，就可以用MOS管搭建一些组合的逻辑电路，比如反相器，与非门，或非门，异或门之类的，总之都是一些开关器件、逻辑器件。下图就是一个反向器的示意图：

其相应的MOS管结构为：

![图6]](https://img-blog.csdnimg.cn/20200522220755915.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L3lldHdhbm5n,size_16,color_FFFFFF,t_70#pic_center)

这是一个典型的反相器的截面图，左右各为一个nMOS和pMOS管，而Substrate Tap和Well Tap是分别给衬底和相应的阱接电位的电极。当然这只是简单的结构，真实的工艺执行时，晶体管的结构不一定严格的按照上图所示，而是会有一些其它的考量，比如有兼容数字模拟信号开发的三阱工艺，也有对电极接触的金属化，也有引入浅沟槽隔离（STI）提升集成度的。总之，实际的工艺会有各种细节的调整，但是基本原理是和以上一致的。

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传统MOS工艺的缺陷

  本来有着以上的基本原理，再配合一些工艺细节，制造的器件肯定能满足实际需求。然而，技术和需求都是不断演进的，更高的集成度，更快的响应速度，更低的消耗功率，这些都是实实在在的需求。当年戈登·摩尔（Gordon E. Moore）就预测，集成电路中的晶体管数量将会每两年翻一番（这也是广为人知的摩尔定律）。通过使晶体管更小，可以在硅晶片上制造更多的电路，因此电路变得更便宜。沟道长度的减小可以实现更快的开关操作，因为电流从漏极流到源极需要更少的时间。半导体发展至今，无论是从结构和加工技术多方面都发生了很多的改进，半导体器件的规格在不断的缩小，芯片的集成度也在不断提升，工艺制程从90nm、65nm、45nm、32nm、22nm、14nm、10nm、到现在的7nm(对应都是MOS管栅长)，目前也有了很多实验室在进行一些更小尺寸的研究。随着MOS管的尺寸不断的变小，沟道的不断变小，出现各种问题，如阈值电压效应、泄漏等。

  对于长沟道器件，沟道四边的“边缘效应”几乎可以忽略不计。对于长沟道器件，电场线垂直于沟道的表面。这些电场由栅极电压和背栅极电压控制。但是，对于短沟道器件，漏极和源极结构更靠近沟道，特别是当沟道中的纵向电场进入时。纵向电场由漏源电压控制。纵向电场平行于电流流动方向。如果沟道长度不大于源极和漏极耗尽宽度的总和，则该器件称为短沟道器件。由于短沟道中二维电势分布和高电场，会产生各种不良影响。这里列出两种典型的短沟道效应（SCE）：

载流子速度和迁移率降低

  沟道中的电子漂移速度与较低电场值的电场成比例。这些漂移速度往往会在高电场饱和。这称为速度饱和度。对于短沟道器件，纵向电场通常也增加。在这样的高电场下，发生影响MOSFET的I-V特性的速度饱和。对于相同的栅极电压，MOSFET的饱和模式在较低的漏 - 源电压值和饱和电流降低的情况下实现。由于较高的垂直电场，沟道的载流子离开氧化物界面。这导致载流子迁移率的降低和漏极电流的降低。

热载流子效应

  对于较小的几何器件，电场尤其会在漏极附近增加。结果，电子获得了大量的被称为热载体的能量。其中一些获得足够的能量，这导致在漏极附近碰撞电离，从而产生新的电子 - 空穴对，它会产生漏 - 体电流（I_db）。少量的热电子可以穿过氧化物并通过门收集。虽然一些热载体甚至可能损坏氧化物导致器件劣化。

如何应对短沟道效应？

  如果沟道长度与耗尽区相比较小，则短沟道效应变得不可容忍。这限制了栅极长度的进一步减小。为了限制这些效应，耗尽区宽度应该随着沟道长度的减小而减小。这可以通过增加沟道掺杂浓度或增加栅极电容来实现。

  栅极电容决定了栅极对沟道的控制。下列等式表示可以通过缩小栅极氧化物厚度来增加栅极电容。具有较薄栅极氧化物的器件具有减小的耗尽宽度，因此改善了SCE特性。

C O X = E O X / T O X C_{OX}=E_{OX}/T_{OX} COX​=EOX​/TOX​
这里：C_OX为栅极氧化物电容，E_OX是氧化物电场，T_OX是氧化层厚度。

对于过去25年英特尔的制程节点来说，为了限制SCE，氧化物已经按比例大致与沟道长度成比例。英特尔技术节点的沟道长度和氧化物厚度之间的关系:

L = 45 × T O X L=45×T_{OX} L=45×TOX​
这里：L为沟道长度，T_OX为氧化层厚度。

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传统架构改良

应变硅技术

  纳米尺度晶体管的关键缩放问题之一是由较大的垂直电场引起的迁移率劣化。有许多方法来增强晶体管的性能和移动性。一种方法是在通道中使用薄锗膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。应变硅技术涉及使用各种手段物理地拉伸或压缩硅晶体，这进而增加载流子（电子/空穴）迁移率并增强晶体管的性能。例如，当通道被压缩应力时，可以增加PMOS的空穴迁移率。为了在硅沟道中产生压缩应变，通过外延生长将源极和漏极区域填充Si-Ge膜。Si-Ge通常包含20％的锗和80％的硅混合物。

  Si和Ge原子的数量等于原始的Si原子。锗原子大于硅原子。所以当一个力量被创建时，它会推动通道并提高空穴流动性。提高半导体的迁移率提高了驱动电流和晶体管速度。

  MOS晶体管的应变硅技术在2003年首次用于90nm工艺技术。在该技术节点中，用于PMOS晶体管的Si-Ge源极漏极结构在通道中引起压缩应变，将电流提高25％。虽然通过在晶体管周围添加高应力Si₃N₄覆盖层来引入NMOS应变，但是将电流提高了10％。

  下图为Intel 65 nm工艺的应变硅nMOS和 pMOS晶体管 ， 它们的迁移率分别比非应变硅晶体管大40%和100%。1-3 nMOS的沟道处在张应力下 ， 这一张应力由覆盖在栅上方的氮化硅(SiN)绝缘薄膜产生。 pMOS的沟道处在压应力下 ， 这一压应力 是通过刻蚀出通向源和漏的切口， 然后用一层锗硅(SiGe)外延层填充这一切口来产生。 锗是另 一个IV族元素的半导体， 它的原子半径比硅大。当一小部分硅原子被锗替代时， 虽然晶格仍保持它原来的形状但却由于有较大的原子而逍受机械应力。 对nMOS管和pMOS管采用各自不同的应力产生机理可以同时提高电子和空穴的迁移率。另一种方法是将锗原子注入到沟道中 ， 但由 此产生的张应力只提高电子的迁移率。注意 ，STI也会引起应力影响迁移率，所以扩散区的版图布置有可能影响性能的栅电容以把电荷吸引至沟道中。这使SiO2栅介质必须非常薄（例如在65 nm工艺中为10.5-12 A, 只有4个原子层厚）。当小于这样的厚度时，栅泄漏将增加到 不可接受的程度，使传统的按比例尺寸缩小不再能继续下去5。我们知道简单的SiO2的介电常数k =3.9。根据等式COX = EOX / TOX，，如果能找到具有较大介电常数的材料，那么栅就可以采用较厚的介质，得到高的栅氧化物电容，因而泄漏较小。

HKMG(High-K 栅氧化物层 Metal Gate)技术

  MOS晶体管需要有较高的栅电容以把电荷吸引至沟道中。这使SiO₂栅介质必须非常薄（例如在65 nm工艺中为10.5-12 A, 只有4个原子层厚）。当小于这样的厚度时，栅泄漏将增加到 不可接受的程度，使传统的按比例尺寸缩小不再能继续下去5。我们知道简单的SiO₂的介电常数k =3.9。根据等式C_OX = E_OX / T_OX，，如果能找到具有较大介电常数的材料，那么栅就可以采用较厚的介质，得到高的栅氧化物电容，因而泄漏较小。

  按照这一想法采取的第一个步骤是大约在130 nm工艺节点前后，人们引人了氮来形成氮氧 化物( oxynitride)栅介质，称为氮氧化硅(SiON), 它能提供的K值为4.1-4.2。高K介质于 2007年开始进入商品制造，首先就是 Intel 45 nm工艺采用的基于铪( hafnium)的材料6。氧化铪(Hafilium oxide, 即HfO₂ )的k=20 。

有效氧化物厚度（EOT）由下式给出：
E O T = 3.9 × T O X EOT=3.9×T_{OX} EOT=3.9×TOX​
这里：EOT为有效氧化物厚度，Tox为氧化层厚度，K为材料的介电常数。氧化铪的k=20 ，比SiO₂高6倍，这意味着6nm厚的HfO₂提供相当于1nm SiO₂的EOT。

  在多晶硅和栅介质的界面上会形成一层耗尽层。这相当于加大了 T_OX, 因而对性能而言是不希望有的。而且，由于存在像阈值电压钉扎(threshold voltage pinning)和声子散射(pho­non scattering)这样的效应，多晶硅栅有可能与高K介质不兼容，从而很难得到低阔值并会降低迁移率。Intel的45 nm工艺又回到采用金属栅以解决这些问题，同时也是为了减少栅电阻，如下图所示7。因此， MOS这个术语再次成为技术上的精确描述! nMOS和pMOS晶体管采用具有不同功函数（使一个电子脱离固体所需要的能撮）的不同类型金属来设置阈值电压，而具有较低电阻的第二层金属层则起到了类似于硅化物的作用。

  采用金属栅的难点之一是当它们暴露在源/漏形成阶段的高温下时会熔化。但若使栅在源和漏之后形成，就会失去自对准的优点。为了避免这一难题，Intel首先形成具有高k介质和标准多晶硅栅的晶体管。在完成晶体管和形成层间介质后，将圆片抛光使多晶硅栅外露并通过刻蚀将不希望有的多晶除去。 然后在这一沟槽上淀积一层薄的金属栅。 注意， nMOS和pMOS管要求具 有不同功函数的不同金属。最后， 这一沟槽用一层较厚的铝层填充以得到较低的栅电阻， 并对圆片再次进行平坦化。

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新技术介绍

  虽然可以在原有工艺基础上进行不断改良来获得进步，无奈摩尔定律太顶。原先的结构开始变得不适用，对现有的工艺进行优化也无法得到满意的效果，于是各个专家大佬不断的从材料、结构、工艺这三个方面找花样，解决问题，为下一代的工艺制程提供方案。

  传统的 CMOS 器件随着特征尺寸逐步缩小，越来越显现出局限性。 研究人员正在积极寻找新的替代器件产品，以便在更小的技术节点中超越体硅 CMOS 技术。 ITRS 中提出的非传统 CMOS 器件，有超薄体 SOI、能带工程晶体管、垂直晶体管、双栅晶体管、FinFET 等。 而未来有望被广泛应用的新兴存储器器件，主要有磁性存储器(MRAM)、相变存储器 (PRAM)、纳米存储器(NRAM)、分子存储器(molecular memory) 等。 新兴的逻辑器件则主要包括了谐振隧道二极管、单电子晶体管器件、快速单通量量子逻辑器件、量子单元自动控制器件、纳米管器件、分子器件等。

  在未来各种集成电路新器件中，大量纳米技术将得到应用，除了在存储器和逻辑器件中作为晶体管的主要材料，某些形态的碳纳米管可在晶体管中取代硅来控制电子流，并且碳纳 米管也可取代铜作为互连材料。 因此，集成电路制造工艺技术也将迎来新的变革。

SOI

  已有多年历史的另一种不同的CMOS工艺是绝缘体上硅(Silicon on Insulator, SOI)。顾名思义，这一工艺是将晶体管制造在绝缘体上。这与传统的体硅工艺不同，因为后者是将晶体管制造在导电的衬底上。SOI中采用的两种主要绝缘体是 SiO₂(二氧化硅）和蓝宝石。采用绝缘衬底的 一个主要优点是可以消除在源／漏区与体之间的电容，从而使器件有较高的速度。另一个主要优点是有较低的亚阈值泄漏，这是由于对SOI 来说，下式中的n值较小因而器件的亚阈值斜率（S）较陡，这会导致更低的功耗。采用绝缘衬底的缺点是由于存在浮体效应使阈值随时间而变化。

亚阈值电流在半对数坐标平面上能和一条直线符合得很好。这条直线斜率的倒数称为亚阈值斜率(subthreshold slope) S:

S = [ d ( l o g 10 I d s ) d V g s ] − 1 = n v T l n 10 S =[\frac{d(log_{10}I_{ds})}{dV_{gs}}]^{-1}=nv_{T}ln10 S=[dVgs​d(log10​Ids​)​]−1=nvT​ln10

  下图为两种常见的 SOI，(a)采用蓝宝石衬底。在这一工艺中（例如，Peregrine Semiconductor公司的UltraCMOS) , 先在蓝宝石表面形成很薄的一层硅。对这一薄层硅进行有选择的掺杂以定义具有不同阈值的晶体管。然后在它上面生长栅氧并定义多晶硅栅。之后通过注入形成nMOS和pMOS晶体管。(b)为硅基SOI工艺。此时采用硅衬底并在该硅衬底上生 长一层氧化物埋层(Buried OX-ide, BOX)。然后在氧化物埋层上生长一层薄硅层并对它进行有选 择的注入以形成 nMOS和pMOS晶体管区域。之后就按与体硅工艺相同的方式定义栅、源和漏区。
由于蓝宝石透光并对射频(RF)透射，因此当它与III-V族元素为基础的光发射器结合在一起时可以应用在许多光电子领域。

  通常，SOI器件被分类为部分耗尽（PD）SOI和全耗尽（FD）SOI。与PD-SOI相比，FD-SOI具有非常薄的体结构，因此在工作时完全耗尽。FD-SOI也称为超薄体SOI。对于PD-SOI，本体为50nm_{90nm厚，而对于FD-SOI来说，本体厚约5nm}20nm。消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区，这便是所谓的全耗尽型 (Fully Depleted，FD) 晶体管，而传统的平面型晶体管则属于部分耗尽型 (PartialiyDepleted，PD) 晶体管。

SOI器件的优点：

• 由于氧化物层隔离，漏/源寄生电容减小。因此，与体CMOS相比，器件的延迟和动态功耗更低。
• 由于氧化物层，与体CMOS相比，阈值电压较不依赖于背栅极偏置。这使得SOI器件更适合于低功率应用。
• SOI器件的亚阈值特性更好，漏电流较小。
• SOI器件没有闩锁问题，因为绝缘的氧化物消除了可能触发l可锁的寄生双极型器件

SOI器件的缺点：

• PD-SOI器件的缺点之一是它们受历史效应(history effect)的影响。在PD-SOI中，随着体变厚，浮体效应（Floating body effect)显著。因此，体电压取决于器件的先前状态。这种浮体电压可以改变器件的阈值电压。这可能导致两个相同晶体管之间的显着失配。
• PD SOI的另一个问题是在每个晶体管的内部存在一个寄 生的双极型管。
• SOI器件的另一个问题是自热。在SOI器件中，有源薄膜在氧化硅上，这是绝热材料。在操作期间，有源区域消耗的功率不能轻易消散。结果，薄体的温度升高，这降低了器件的迁移率和电流。
• FD-SOI的挑战之一是制造薄体SOI晶片困难。

FinFET

  随着设备尺寸的缩小，在较低的技术节点，例如22nm的，具有在沟道长度，面积，功率和工作电压的缩放比例，短沟道效应开始变得更明显，降低了器件的性能。为了克服这个问题，FinFET就此横空出世。前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。现代FinFET是三维结构，如下图所示，也称为三栅晶体管。FinFET可以在体硅或SOI晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。

在bulk-MOS（平面结构MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以对于FinFET，通道的高度（Fin）决定了器件的宽度。通道的完美宽度由下式给出8。

W i d t h   o f   C h a n n e l = 2 × F i n   H e i g h t F i n   W i d t h Width \ of \ Channel = 2 × Fin \ Height Fin \ Width Width of Channel=2×Fin Height Fin Width
  在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高V_th。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将Body Thickness作为新的缩放参数。

  FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，可以低于28nm。

GAA

  GAA（Gate-All-Around）纳米技术，Gate-All-Around就是环绕栅极，相比于现在的FinFET Tri-Gate三栅极设计，将重新设计晶体管底层结构，克服当前技术的物理、性能极限，增强栅极控制，性能大大提升。三星的GAA技术叫做MBCFET(多桥通道场效应管)，这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状（可以理解为棍状）或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比FinFET的三面包裹更为顺畅。在应用了GAA技术后，业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题。

如下为实际的GAA结构FET截面图：

这里推荐大家观看一个三星官方的介绍视频，里面简要的介绍的三星Foundry体硅、FIN-FET、GAA三种技术演进。

【视频】

  在 14nm 节点，由于FinFET 鳍的宽度只有 5nm 左右，沟道宽度的变化可能会导致不良的V,以及驱动电流的变化等。 采用全包围栅 (Gate-All-Around Rectangular, GAAR)器件结构是 FinFET 器件的自然延伸 。 在这种结构中，栅极结构将鳍形沟道全部包裹起来，进一步改善了器件对短沟道效应的控制。 然而由于工艺的限制，这些 GAAR 型器件的沟道多为长方体形状，不可避免的锐角效应使得矩形沟道截面中的电场仍然不均匀。 更进一步
的是采用圆柱体全包围栅 (Gate-All-Around Cylindrical, GAAC)器件结构 。 在这种结构中，栅极结构将圆柱体沟道全部包裹起来，克服了锐角效应，进一步改善了器件对短沟道效应的控制。 由于具备近乎完美的静电完整性，圆柱体全包围栅器件备受关注。 下图给出了 CMOS器件由二维平面结构向三维非平面结构的演进9 。

  2011 年初，Intel 公司在其 22nm 工艺技术节点上首次推出了商品化的 FinFET 产品 Ivy-Bridger 10 。 其器件结构与早期 Hisamoto 的 Delta FET 及其相似，如图16所示，只是省略了局域化衬底绝缘隔离工艺，依旧采用阱隔离技术将沟道与体硅衬底隔离开来。 环栅纳米线器件因其更优异的静电完整性和弹道输运特性，有望取代 FinFET 并应用在 10nm以下节点。 但由于PN结漏电问题，也将面临一些挑战。

第三代半导体

  第三代半导体材料则是以GaN和SiC为代表的宽禁带半导体材料，多用于短波长光电子器件，高温电子器件和电力电子器件等。 宽禁带半导体材料发展至今已有许多种类，他们有着不同的特殊性质，从而应用在不同的领域。 当前主要的宽带隙半导体主要分为三大类：Ⅲ族氮化物、Ⅱ-Ⅵ族半导体和Ⅳ族单质或化合物半导体。

  Ⅲ族氮化物主要包含GaN、InN、AlN及以它们为基础的三元化合物Al_xGa_1-xN，InxGa1-xN。 ，是一种具有宽光学窗口、耐高温、性能优越的半导体光电子材料，可用于研制发光器件、激光器件、电力电子器件，特别是短波紫外发光器件。 Ⅲ族氮化物有着诸多特点，决定了他们在光电子器件的应用十分广泛。 首先，它们均为直接带隙化合物，辐射复合效率高，适用于发光材料及发光器件，其中二元/三元/四元化合物之间形成多层异质结构，如量子阱和二维电子气等，可以进一步提高辐射复合效率，以及提高电子迁移率。 其次，其带隙范围覆盖整个可见光到深紫外波段，特别是在短波长方面，目前是仍是最佳选择。 此外，相较于ZnO，ZnSe，SiC等材料，Ⅲ族氮化物有着结构稳定，耐腐蚀，长寿命的优点。

  Ⅱ-Ⅵ族半导体主要包含ZnO，ZnS，ZnSe 和相关化合物。 Ⅱ-Ⅵ族半导体主要用于发光材料和红外光学材料。 其中ZnO是纤锌矿结构的半导体材料，禁带宽度为 3.37 eV 11 ，其激子束缚能(60 meV)比 GaN(24 meV)、ZnS(39 meV)等材料高很多，如此高的激子束缚能使它在室温下稳定，不易被激发(室温下电离能为 26 meV)，降低了室温下的激射阈值，提高了 ZnO 材料的激发效率。 基于这些特点，ZnO 材料是一种具有优异光电性能和压电性能的宽禁带半导体材料。 它既适合制作高效率蓝色、紫外发光和探测器等光电器件，还可用于制造气敏器件、表面声波器件、透明大功率电子器件、发光显示和太阳能电池的窗口材料以及变阻器、压电转换器等 12 。 ZnS通过掺杂Ag，Mn，Cu等可以获得不同波长的荧光。 此外，ZnS也用作红外ss光学材料，从可见波长透射到略高于12微米。 ZnSe则用于形成II-VI发光二极管，二极管激光器，以及红外光学材料。

  Ⅳ族单质或化合物半导体主要包括SiC，金刚石，C60（0D），碳纳米管（1D），石墨烯（2D）等。 在宽禁带半导体材料领域就技术成熟度而言，碳化硅是Ⅳ族材料中最高的，是宽禁带半导体的核心。 SiC 材料是 IV-IV 族半导体化合物，具有宽禁带(3.2 eV)、高击穿电场(4×10⁶ V·cm^-1)、高热导率(4.9 W·(cm·k)^-1)等特点 13 。 利用SiC材料可以制备多 种类型的器件，包括光电器件、高温电子器件、耐辐射器件、高功率／高频率器件、微机电系统，及作为其他器件的衬底材料等。 金刚石除了我们熟知的自然界存在的硬度最高的材料的特点以外，还具有禁带宽度大（5.5eV），热导率高，传声速度最高，介电常数小，介电强度高等特点。 金刚石集力学、电学、热学、声学、光学以及化学等优良性质于一身，是很有前景的第三代半导体材料。 碳纳米管和石墨烯则是近年来十分热门的新型半导体材料，碳纳米管具有超常的强度、热导率、磁阻，且性质会随结构的变化而变化，可由绝缘体转变为半导体、由半导体变为金属，在触控屏幕和未来电脑有着应用前景；石墨烯则叩开了二维材料世界的大门，其超高的迁移率，良好的机械特性使得石墨烯及其衍生材料在半导体电子器件上有着广阔的应用前景。

  未来，硅将继续主宰半导体制造，然而，越来越多的设计师正在转向替代半导体，材料和制造工艺价格变得越来越实惠。这些材料主要包括化合物半导体碳化硅（SiC），铟镓磷化物（InGaP），磷化铟（InP）和氮化镓（GaN）等。其中，GaN已经开始带来重大收益，特别是在那些速度快，频率高，效率高，耐热性强，高功耗的应用领域。除了硅器件之外，采用新材料和制造工艺的电路已经实现突破，如用GaN制成的器件。这些材料已经创造出了一些有趣的新晶体管类型。

如上 InGaP HBT的结构展示了GaAs衬底与集电极，基极和发射极层。 所得晶体管在较低的微波频率下具有高增益，且频率低于20 GHz。

GaAs或GaN衬底可用于制造任何类型的晶体管，包括最受欢迎的双极结晶体管（BJT）和增强型MOSFET。其他晶体管类型也已经出现，如异质结双极性晶体管（HBT），MESFET，HEMT等。这些都利用基板材料的特点，产生了最佳的放大和功率处理能力。

HBT使用标准BJT配置，但使用不同基极和发射极材料。一个流行的组合是GaAs发射极和AlGaAs基极。结果是在微波频率达到250 GHz时，会产生非常高的增益。图4显示出了InGaP HBT的复杂结构。这种组合可用于微波功率放大器。

MESFET或金属外延半导体FET基本上是这样的：具有用于形成肖特基结的金属栅极的JFET

与主导通道。它提供耗尽模式，设备正常打开并被a关闭，施加负栅极电压。MESFET通常由GaAs制成，在微波频率下具有高增益。

MESFET的一个变种是高电子迁移率晶体管（HEMT），也称为结构FET（HFET）或调制掺杂FET（MODFET）。它通常是用具有额外层的GaAs或GaN和肖特基结构成（图5）。耗尽模式是最常见的配置。改进的性能版本是使用pHEMT额外的铟层进一步加速电子运动。这些器件工作在30 GHz或更高的频率。

如上是GaN HEMT的基本结构，衬底通常是蓝宝石或碳化硅，也可以使用硅。 2DEG表示二维电子气体，一层由电子制成的气体可以在任何方向垂直移动。

最近，GaN已经被用于创建标准的正常关闭增强型MOSFET。 这些设备可以使用高达几百伏特的电压，导通电阻非常低。这些GaN-on-Si器件瞄准的是开关模式电源应用。

氮化镓晶体管在军事系统中的应用已经有一段时间了，大概10年左右。在美国国防部（DoD）的倡议下，GaN已迅速发展成为最新的明星微波功率放大器用工艺。最初为开发爆炸装置（IED），用于伊拉克战争，GaN已经出现在所有新的微波和毫米波电子产品中了，包括雷达，卫星，通信和电子战（EW）系统。

使GaN如此令人印象深刻的是其高功率密度，而GaAs具有约1.5W/mm的基本功率密度，GaN具有的功率密度在5〜12W / mm。它还具有高电子迁移率，这意味着它可以很好的将信号放大到较高的GHz范围内。典型的GaN晶体管fT为200 GHz。此外，它可以做到相对较高的击穿电压水平，达到了80V左右。

GaN器件通常制造在两个不同的衬底上，硅上的GaN或碳化硅（SiC）上的GaN。这两种类型，普遍的共识是功率较低器件使用较便宜的Si衬底。高功率设备具有更好的热性能应使用SiC衬底晶圆。

GaN的缺点是成本很高。现在的成本随着更多的供应商进入市场和使用量下降。这些材料是昂贵的，且制造的过程和设备的成本高昂。随着数量的进一步增加，生产成本会下降，但仍然会保持在高于CMOS工艺成本的水平。

GaN技术的主要应用焦点是微波和毫米波功率放大器。单个放大器可以达到几十瓦的功率水平。在其他并行/推拉/Doherty配置下，功率达到数百，甚至数千瓦特都是可能的，大多数应用是军事相关的相控阵雷达模块，卫星功率放大器，干扰器和其他电子战（EW）设备。

过去，行波管（TWT）实现了高功率，今天仍然是一些应用的选择。硅LDMOS FET出现后，提供了数百、上千瓦的功率水平。但是，这些器件不能在6 GHz以上的频率使用。这个高功率的微波和毫米波段需求带动了过去新型GaN晶体管的发展，只用了几年时间就可以在30 GHz或更高的频率上轻松提供数十到数百，甚至数千瓦的功率。

据预测，GaN放大器将开始取代一些TWT卫星和雷达放大器。对于功率转换，GaN也有相当大的优势。GaN晶体管开关是高电压操作，因此是大功率dc-dc转换器和其他开关模式电路的理想选择。在一些应用中，GaN开关晶体管可以代替IGBT。GaN器件可以实现更小尺寸，更有效和耐热的电路，这正是军事应用所必需得。

GaN也适用于除功率以外的应用放大或转换。可以使用GaN做不同类型的晶体管，如MESFET，HBT和pHEMT。这些可用于制造MMIC放大器。随着这些新设备的改进，它们将会逐步取代硅，因为它们能够在40 GHz的频率上稳定工作。

GaN制造工艺在不断进步，以降低成本，目前，GaAs继续占主导地位，主要用于具有小信号MMIC，LNA以及低电平的手机和移动无线电的功率放大器。但是，随着GaN成本的降低，以及GaN对小信号应用领域的渗透，砷化镓很可能会失去不少市场，其他用硅（LDMOS），SiGe，SiC将继续找到其独特的利基适合应用。

纳米材料&二维材料

如果说第三代半导体属于推进摩尔定律征途上的另辟蹊径，那么二维材料应用于集成电路暂时就还是一个没有圆的梦想！

当摩尔定律真的走向极限，传统的材料统统失灵，人们不得不思考究竟还有什么材料可以代替传统材料。它们既能保持传统材料作为半导体的基本特性，可以加工成逻辑电路，又可以做到加工工艺到3nm以下，做到更高的集成度。

这个我不想细写，因为现在材料科研界全是在搞这个，graphene（石墨烯）、h-BN（氮化硼）、TMDs（二维金属硫族化合物）、CNTs（碳纳米管），一搜papers ，reviews一大堆。

讲真我要吐了，一搜papers ，reviews一大堆，性能吹的满天飞，一个产品都没有。别问，问就是石墨烯散热，石墨烯电池。

不过吐槽归吐槽，真的挺希望这些研究将来真的能发挥作用，给摩尔定律续一波命。

等哪天基于二维材料的高性能芯片真的出来了，我就来还愿！

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