做大芯片要靠堆
看清楚是堆，堆叠的堆，不是推，也不是谁，更不是吹。
意思是要做一款超大芯片，可行的办法是需要靠堆叠技术。
为什么要这么说？
我们先从前一段时间刷屏的世界最大的芯片说起。
8月20号IC界被一个重磅消息刷屏了：“Cerebras的WSE（Wafer Scale Engine），史上最大AI芯片诞生”。
关于这个芯片这里我们不再做具体介绍，可以参阅EETOP的相关报道：一片晶圆仅做一颗芯片！史上最大芯片诞生！1.2万亿个晶体管。
这颗巨型芯片采用的是WSI（Wafer-Scale Integration）技术，其实WSI并不是一个很新颖的技术，上世纪80年代，就有人做过类似的尝试。结果显而易见了，产品无法量产。WSI就是把一整块芯片平铺到一张晶圆上面。
Cerebras虽然做了很多技术创新，为WSI技术的量产应用更进了一步，但是依然有很多致命问题没有最终解决，比如：功耗问题、良率问题、封装问题、散热问题、芯片管脚引线等等。这些问题很多是基本无法克服的！因此笔者认为Cerebras还是更具备学术价值，至于量产还需要有很长的路要走。或者基本不会量产！
既然WSI做超大芯片并不是一条很好的技术路线，那么未来超大芯片的发展要靠什么技术呢？
更好的办法就是采用3D堆叠封装技术！
出席本次解析会的演讲嘉宾包括：英特尔公司集团副总裁兼封装测试技术开发部门总经理BabakSabi，英特尔院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan，英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini，英特尔制程及封装部门技术营销总监Jason Gorss。分享英特尔未来路线图，特别是对封装技术的整体愿景以及英特尔先进封装的最新技术做了详细介绍。
以下科普内容整理自9月4日EETOP参加的英特尔的先进封装解析会
英特尔的六大技术支柱：先进封装至关重要
在解析会上，首先由Jason Gorss对六大技术支柱做了详细介绍
从上图来看，在制程&封装层面，之所以把制程&封装放在最下面，因为它可以说是上面五大支柱的重要核心，也是我们最基础的一个要素。在制程和封装领域我们要做的创新集中在晶体管和封装两大领域，晶体管层面我们希望未来尺寸会越来越小，并且功耗越来越下降，这是我们晶体管领域主要的创新方向。芯片封装在电子供应链中看似不起眼，却一直发挥关键作用。作为处理器和主板之间的物理接口，封装为芯片的电信号和电源提供了一个着陆区。迈向以数据为中心的时代，先进封装将比过去发挥更重大的作用。
2、架构
在架构层面，英特尔过去一直通用的是X86架构。在进入到新时代以后，必须要掌握更多不同架构的组合，以满足更加专属的特定领域的需求，包括像FPGA、图像处理以及针对人工智能加速器等等。
3、内存&存储
在内存和存储领域，Jason Gorss表示，英特尔正面临一个全新的瓶颈，希望可以开发更加领先的技术和产品，可以继续消除传统内存和存储层级结构中的固有瓶颈，同时也可以实现加速互连。
4、互连
在互连层面，其实不仅是数据的存储，英特尔需要加大创新，数据之间的互连和流通也是非常重要的，这是为什么英特尔会在互连领域要投资不同层级的互连技术，希望可以更好满足在数据层面或者是封装内的数据流通。
5、软件
在软件层面，英特尔已经致力于实现最高的性能，但是至少还有另外两个维度，英特尔可以进一步大幅度提高性能，其中软件就是非常重要的一个环节。英特尔在全球已经有超过1.5万名工程师，可以说远远超过其他任何一家市面上的主流企业了，英特尔也会继续在软件领域继续大展拳脚，同时也会继续加强软件领域的创新。
6、安全
在最上层的安全层面，Jason Gorss坦言安全也是一切的核心，还有我们考虑的最重要的一点因素之一，做任何事情，任何创新技术，安全都是需要考虑的最重要的要素，因为它可以为其他一切的发展提供可靠的基础。
Jason Gorss表示，在全部的六大技术支柱领域，可以说市面上没有任何一家企业可以像英特尔一样，可以为所有客户和相关方提供如此全面的解决方案。
英特尔先进封装测试技术开发概览
英特尔副总裁兼封装测试技术开发部门总经理Babak Sabi 在会上为大家详细介绍了英特尔最新封装测试技术的开发进展，同时也从IDM厂商的优势、芯片封装测试的全流程等方面为大家做了简单的科普。
IDM厂商的优势
Babak Sabi表示英特尔是一家垂直集成的IDM厂商，可以说具备六大技术优势当中的全部领域的专门技术细节。这也给英特尔提供了无与伦比的优势，从晶体管再到整体系统层面的集成，英特尔可以说能够提供全面的解决方案。
IDM厂商的优势
芯片封装测试全流程
如图所示，芯片的封装测试会经历以下几个步骤：
测试晶圆
选择究竟是哪一种芯片会更适合这个单独的晶圆硅片处理，将晶圆分割成更小的裸片；
硅片处理
硅片处理就是把晶圆分割成更加小的一些裸片
已知合格芯片（KGD）
基于已知合格芯片整个的工作流程，可以确保我们提交给客户所有的芯片都是质量合格的。在这里我们有具体的工具解决方案，主要就是会连接到裸片上的具体接口以及插口，通过这种方法来对裸片进行测试。
封装
将裸片结合基板以及其他的封装材料共同封装在一起。
测试
对完成封装的芯片以及基板进行统一的测试，确保它们可以正常运作；
芯片完成
英特尔还涉及到封装其他的领域，来更好的提高性能，这里谈及几个，首先是有关供电。同时还有信号的传导以及插座及连接器的开发，还有机械完整性以及表面切装工艺等的设计。最后还有高速的信号传导以及封装测试。
半导体行业发展确实是非常迅速，正是由于英特尔这些独有的能力，可以帮助我们更好地预测高速发展的半导体行业可能会出现的各项问题，并且及时进行干预。
这是英特尔全部封装技术的简单汇总。英特尔可以开发非常小的封装，这个裸片上面是叠了三层，非常小，非常薄，但是有三层，CPU还有底层的裸片，加上上层的存储器单元。
小封装也可以堆叠三层
Babak Sabi展示三层叠加的实例
下图是一款比较大面积的封装芯片，这个大面积封装上面有10个小芯片连在了一起。它可以满足我们以数据为中心的现代数据需求。
一款采用CO-EMIB封装的大面积的芯片
Babak Sabi展示大面积封装的实例
在把封装好的芯片焊接到PCB版上，英特尔有非常完整的表面贴装技术开发产品线，通过表面贴装技术在英特尔内部的实现，可以确保所有的封装在正式交付客户之前都经过完整的组装以及测试。
最后简单做个小结，第一点其实在异构集成时代的英特尔的IDM拥有无与伦比的优势。其次我们的开发方案关注整体，而且又非常全面。我们希望所有的产品都可以非常轻松地集成在客户的平台上。
封装技术的三个重点
英特尔院士兼技术开发部联合总监Ravindranath（Ravi） V. Mahajan表示："为实现MCP（先进的多芯片封装架构），英特尔的封装并不算复杂，把多个功能内部在封装内实现芯片和小芯片的连接，同时也可以帮助整体芯片实现单晶片系统和片上系统的功能。封装技术的重点在于轻薄/小巧的客户端封装、高速信号和互联微缩（密度和间距），为了做到这一点，我们必须要确保整个裸片上的小芯片连接必须是低功耗、高带宽而且是高性能的。"
1、轻薄/小巧的客户端封装
Ravi Mahajan解释道，已知具体的线路板上分别有CPU，GPU，电压调节器以及内存的子系统等，共用的面积大概是4000平方毫米，英特尔通过独特的封装技术，可以把尺寸缩小到不到700平方毫米。系统面积大幅减少，造成物理距离缩减，因此对电压调节会做得更加高效，还可以带来更加高速的信号传递。得益于上述说到的高速的信号传导，延迟也可以得到下降。
英特尔其实还有另外一个封装的优势，就是它支持多种节点的混合集成，一句话来说就是英特尔在上面可以实现多个不同元器件的集成，它的尺寸也会变得继续减少。前面一张片子给大家介绍的是在X轴还有Y轴上我们的面积可以缩小，但是除了X、Y轴平面的缩小之外，我们G轴也就是高度上也可以把它变得更矮一点。2014年的时候英特尔基本上一个PCB板的厚度在100微米左右，2015年已经开始实现了无核的技术，换句话说英特尔的封装就已经是无核的了。在未来英特尔并不仅仅是把硅片叠到封装上，而是把硅片直接放到封装里面，这就是嵌入式桥接。由于先进封装技术的出现，英特尔也是行业的首家可以提出这套技术解决方案的提供商，可以让系统变得更薄，同时也可以让芯片的尺寸变得更小。
2、高速信号
Ravi Mahajan介绍道，信号实际上是在半导体芯片表面上传递进行的，会受到金属表面粗糙度影响。正因如此，英特尔拥有专门的制造技术大幅降低金属表面的粗糙度，从而减少信号传递中的损耗，同时采用全新的布线方法，使其间串扰变得更加少。除此之外也会采用空隙布线，使得电介质堆栈设计中两者之间的传导损耗更小。Ravi Mahajan表示，通过先进封装技术目前已经可以达到112Gbps，未来将努力迈向224Gbps这一数量级。
Ravi Mahajan为现场记者介绍了两个基础概念，其一为3D互连，代表两个裸片的纵向的叠加，另外一个为2D互连，代表两个裸片的水平连接。前者导线数量较少传输速度较快，后者导线数量多传输速度较慢。
通过英特尔全方位互联（ODI）技术，可以实现高速互联，通过并行连接延迟会大幅下降，并且可以更好地改善速度。据Ravi Mahajan介绍，经过良好设计的系统能耗可降低约10%。
为了做到这一点，必须要有先进的封装技术进行配合，这也是为什么英特尔开发封装技术的重要原因。我们看的并不仅仅是我们封装本身，也希望更好的分析裸片间的IO界面。英特尔其实也正在整线互连技术上快速的加代研发，2014年推出了AIB高级互连走线。每平方毫米Shoreline带宽密度可以达到130，Areal带宽密度可以达到150。同时针脚速度会达到2.0Gbps，物理层的能耗效率是0.85。
最近台积电也是发布了自己的一个专门解决方案，叫做LIPINCON2，它的针脚速度可以达到8.0，但是它的Shoreline带宽密度和Areal带宽密度分别是67和198。英特尔可以在同样的带宽密度条件下在功耗上做得更低，这项技术简称MDIO，多裸片间接口技术，未来会继续对它进行优化。
先进的多芯片封装架构(MCP)
综上所述，对高带宽、低功耗IO链路的需求推动了英特尔对先进多芯片封装（MCP）架构的关注，接下来我们看一下英特尔目前先进封装的关键技术：
英特尔EMIB（嵌入式多芯片互连桥接）属于2D封装。
Foveros 为3D封装技术利用高密度的互连技术，实现高带宽、低功耗，并实现相当有竞争力的I/O密度。
英特尔Co-EMIB则是融合2D和3D，将更高的计算性能和能力连接起来，基本达到单晶片性能。
提及2D芯片封装及裸片间互连，一般考虑的是可以做到多薄，裸片间间距有多少。传统有机封装形式裸片上每毫米约有30个导线，利用先进的制造技术可以将这个数字提升至100-150个，但若使用硅工艺的话，可以轻松将导线数量提升至200-400甚至是500-600。
从上图可以看到硅中介层，中介层上会先选两个硅的通孔。在这上面我们会放很多不同的裸片，然后再通过硅中介层连接到整个基板上。英特尔是拿一小块硅中介层把它放在封装里，这里可以给我们带来非常大的优势，那就是我们只会在局部进行高密度布线，而并不是在全部的芯片上进行高密度布线。因为作为硅中介层我们再往上叠加裸片的时候，它必须是要比硅中介层要小，如果突破这点，它的成本要大幅上升。但是使用英特尔的方法我们可以有更大的封装。
数据显示，典型FCBGA（有机封装）具体可达到32-48 IO/mm/层不等。英特尔目前正在开发超高密度FCBGA（有机封装）可将这个数字提升至64-256 IO/mm/层。而利用EMIB技术，可拥有256-1024 IO/mm/层。
2、Foveros（高密度微缩3D）
有源基础裸片上面可在非常小的面积上进行堆叠。而目前间距可做到50 μm，但是利用现有的先进技术Foveros可以将此数值做到10 μm甚至更小，如若在此基础上进行完美的设计，IO就甚至可以达到从400至10000 IO/mm。现在英特尔已有了制程和工艺可以在更小间距的环境下，在同样的基础裸片面积上搭载更多的单片。具体间距能有多么轻薄，举个例子便是铅笔的横截面，换言之，可将这些非常轻薄的晶圆来进行打造，并且进行生产。
下面播放一个动画，介绍一下Foveros。
3、Co-EMIB（EMIB+Foveros）
简言之，Co-EMIB就是EMIB技术还有Foveros两个技术之间的集成，使得2D和3D芯片进行融合。作为Co-EMIB可以将超过两个不同的裸片来进行叠加，具体的叠加也可在水平和垂直方向实现。这样的话设计的灵活度更高，不同层面也可拥有不同的分割级，并且可将它放在同一个封装内进行实现。
封装互连技术
多芯片封装的核心之一是封装的互连技术，英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini介绍了英特尔的最新互联技术。“在封装互连技术方面，主要有两种方式，一种把主要相关功能在封装上进行集成。其中一个就是把电压的调节单元从母板上移到封装上，通过这种方式实现全面集成的电压调节封装。另外一个是称之为SOC片上系统分解的方式，我们会把具备不同功能属性的小芯片来进行连接，并放在同一封装里，通过这种方法可以实现接近于单晶片的特点性能和功能。” Adel Elsherbini称，不管是选择哪一种的实现路径，都需要做到异构集成和专门的带宽需求，而异构集成和专门的带宽需求也可以帮助实现密度更高的多芯片集成。互连方面主要考虑进一步降低延迟，上升带宽。
具体微缩方向有三种，一种是用于堆叠裸片的高密度垂直互连，可以大幅度的提高带宽，同时也可以实现高密度的裸片叠加。第二种是全局的横向互连。在未来随着小芯片使用的会越来越普及。第三个是全方位互连，可以实现之前所无法达到的3D堆叠带来的性能。
1、高密度垂直互连
理想状态下，一个多芯片封装的性能会尽可能接近单晶片IC，但物理和成本限制驱动着对互连和协议的选择。
而高密度垂直互连主要是靠每平方毫米有多少个桥凸来进行界定，不同小芯片上面还堆叠一些其他功能的芯片。之前Ravi Mahajan提到，芯片之间的互连间距是50 μm，基本上每平方毫米有400个导线接头。
随着摩尔定律的继续推进，芯片的尺寸可能会变得越来越小，这样为了保证足够的带宽，必须要在导线上下功夫。所以整个小芯片尺寸变得越来越小，可以看到未来在微缩上应该如何去做。其实随着间距变得越来越短，传统基于焊料的技术已经快要到极限了，这就是我们为什么要使用全新的技术，其中一个就是混合键合。通过混合键合的方法，在间距上可以做到10 μm，除此之外在桥凸和互连密度上都可以做到更好。
高密度垂直互连具有多种优势，比如通过中介层对裸片进行互连，裸片传导需要通过互连引线进行，间距逐渐微缩，使得电容更少、时延更低、串扰更少，因为间距变窄，电容和电压在对等线高上，可以大幅降低功耗，大幅提高信号完整性和新能。
2、全横向互连
全横向互连会用每毫米的引线数量进行衡量。英特尔现可做到在小芯片间的高密度互连，未来随着小芯片尺寸越来越小，希望控制成本的同时，在整个封装层面均实现小芯片互连。横向互连需要考虑直线间距，直线间距越短，同样面积就可以安装更多硅片，信号传导距离也越短。现在，英特尔基本使用硅后端布线来实现。
使用有机中介层是更好的方案，因为它比硅的成本更低。但是，用有机中介层有一个弱势，就是必须要进行激光钻孔，而进行激光钻孔需要较大的捕获焊盘，如果信号需在这些较大的焊盘间传递，它的密度就会受限，进而影响其性能。为了解决这一挑战，英特尔开发了基于光刻定义的无未对准通孔（ZMV），可实现导线和通孔宽度的一致，这样就不需要焊盘进行连接，也不会牺牲传导速度。
3、全方位互连（ODI）
在常规的叠加方式下，下面的基础裸片必须是较大的，它要大于上面叠加的所有小芯片的总和。
而通过ODI技术可以改变这一点，两者之间可以进行更好的协调，并且可以上下做到面积统一。
图中是显微结构，右下角的是导线。左边是通孔，使用英特尔仿真技术，可以实现孔宽和导线宽度的一致性。
全方位互连（ODI）可以带来使得上下方基础裸片带宽速度特别快；小芯片可以直接获得封装的供电，无需中间通孔；基础裸片无需比上方搭载小芯片的面积总和更大这些优势，结合之前介绍的架构，可以将延迟降低2.5倍，功耗缩短15%，带宽提高3倍。
ODI全方位互连视频演示：
Adel Elsherbini表示，这三种互连方式都可以提高每立方毫米上的功能并实现类似于单芯片的性能。
挑战与发展
文章开头我们指出了WSI存在的一些技术问题， 采用3D堆叠技术可以有效的解决掉其中的一些，但是对于散热这个问题，采用3D封装依然需要重点考虑。Ravi Mahajan表示，目前英特尔已经具有了一些重要的技术可以解决散热问题。比如：通过更好的减少在底部裸片上的热区和热点，也可以通过自己的单片分割技术来更好地解决散热。
关于小芯片互连技术标准的后续发展，Ravi Mahajan目前还未存在小芯片互连的标准，对此Babak Sabi表示，在业界的确是要有一个整体的小芯片互连的标准，这也是为什么英特尔在2016年推出了AIB高级互连总线技术的一个重要原因，同时还有MDIO。MDIO目前为止还没有正式公布，但是整体来讲的确所有标准是都必须要进一步进行统一，并且建立起来，只有在一个统一的标准和小芯片互连的环境之下才能保持更高的带宽，同时帮助我们进一步满足功耗上面的相关诉求。
另外，对于封装行业标准化上，Ravi Mahajan表示，有关整个行业标准化的建立，现在已有大概有两到三个机构组织已经开始进行初期的接触还有交流了，但是还是在早期阶段。Babak Sabi表示，在标准化方面的英特尔一直以来持非常支持的态度的，在未来不管我们是从哪一家厂商去购买芯片，然后再进行组装或者是装配，都会有标准化的接口，还有标准化的技术标准。不论是是在桥凸本身，在IO，甚至像面板尺寸本身都可以做到标准化，就像是现在在整个硅片领域所做的是一样的，如果真的能够建立起行业通用的标准，在未来经济成本也会进一步获得下降。
附：英特尔先进封装解析会高清视频精选