【博友原创】FPGA之资源优化思想的运用
很多不安于现状的年轻人心中都有一个明确的目标，并最终为之留下了心酸和泪水而走上了成功的道路。如今我就觉得自己挺年轻的，不过我并没有像他们那么的努力。为了实现梦想，对得起自己，从现在开始我要向他们学习拼搏、执着的精神。哪怕前方的路途再怎么曲折、不平坦，我也要硬着头皮走下去。好了，该回归正题了~~~
我常常对自己说：“因为我不会，所以要学别人的东西。但是不要只是学习它的内容，而更重要的是它的精髓、灵魂。”接下来，将以复数相乘的事例来说明资源优化的思想。现在给出两个复数Ar+Aij和Br+Bij，他们的乘法可表示为
即
如果按照上述表达式来实现电路的话，它将需要4个乘法器。当然，若以并行结构来实现，将是速度最快的方案，但也是最耗资源的方案。为了优化资源，我们还可以继续将表达式化为
这样一来，只需要3个乘法器和一些额外的加减运算就可实现复数乘法了。我们这样做的目的是在某些设计中（比如OFDM通信基带的设计中需要许多复数乘法器）可以节省宝贵的专用乘法器资源，有利于改善设计的资源消耗。
介绍了理论的东西之后，总得将它设计成电路。首先，了解下Quartus II中乘法器IP核的调用，点击菜单“Tool--->MegaWizard Plug-In Manager”,将出现IP核调用向导，如下图所示：
选择第一项，创建新的宏功能模块，Next。。
（1）选择乘法器IP核；（2）设置器件型号；（3）设置生成文件为Verilog HDL类型；（4）输入文件名和存放的路径。Next。。
设置输入数据的位宽，其他选项默认就可以了。Next。。
设置乘法器为有符号类型，Next。。
设置输入到输出延时一个时钟周期（当然也可以为其他，视情况而定），勾选时钟使能，优化选项默认，Next。。
直接Next。。
Finish。。将弹出如下对话：
在这里选择Yes。如果选择No，则需要手动添加文件。至此，IP核的调用完毕。
接下来，就可以在设计的源文件中例化该IP核了。为此，我自己写了简单的例程，希望大家可以看得明白。
测试代码如下：
仿真结果如下所示：
由仿真时序图可以验证本设计是正确的。第一次用Windows Live Writer的多种技巧，折腾了好久，好困啊，发发就睡了。晚安，88*^_^*