【精品博文】cadence导入网表后missing or extra pin 错误原因

今天尴尬了，作为一名有着两年电路设计工作经验的小司机，画完原理图，检查原理功能和封装后，生成网表，正常，打开pcb editor 导入网表，WTF，竟然报错，更羞辱的这错误看的我一头雾水。话休饶舌，上图看错误。

然后后面还有若干个195错误，说是missing pin。这一会儿extra，一会儿missing，而且还是同一个引脚。检查原理图符号，又检查封装，都没问题，后来网上有大神提到，是原理图符号的引脚命名和封装不一致导致。

原理图符号属性中，可以看到pin#，我刚开是全是P144，P143一路填下去的，谁知道dra文件的封装引脚命名完全是144，143等阿拉伯数字命名的，没有P这个英文字符，是的，没错，将pin中所有的P去掉，或者保持命名和封装命名一致，就可以解决这个missing或者extra错误。

问题虽简单，可是还得记录下，加深记忆，另外防止下次不小心翻车。

PS：一旦公司规模大，总觉得应该让专人管理原理图符号和封装，并安装规范设计，以保持语法规则一致，节省研发的精力。