关于ESD设计

ic里的esd设计算是一个偏门。在学校里很少有课程讲这方面内容。在公司里又很少有专人研究这个。所以esd相关的内容，一般都扔给analogdesign，layout，或者foundry。大家解决问题的办法也多数是连猜带蒙，有时候讨论起来也发现大家各自有各自的一套理论，有点鸡同鸭讲的感觉，那观点差异就大了（为什么呢？）。不像模拟电路设计，好歹一说稳定性，那就看看bode图吧。我这里的内容，也主要来自看的一些书籍（看书的理解不同，观点就不同），看的一些相关讨论及文档（看讨论也是各取所需，只看符合自己胃口的解释。看文档，我挺喜欢看foundry的文档，虽然不讲原理，但比较实用，如果能根据要求去反推原理，就感觉比单纯看书效果大），以及一些实验结果的理解（那就更是个人有个人的理解了）。所以大家也是各取所需，批判着看吧，有能提出自己论点和论据的更好。另外需要强调一点，esd是与工艺密切相关的，所以在有些工艺上成立的结论在另一个工艺上就不能那么绝对的接受，这是我个人的理解，但是我认为这个理解是没什么疑问的。
先从总体上说，esd我个人感觉应该包括esd器件设计，esd整体框架设计，内部电路针对esd的设计。
在最前面，其实应该提一下esd测试，包括hbm，mm，cdm等不同测试方法。所谓的hbm2000v，很多人容易理解成内部电路要抗2000v电压，其实这个测试电路更像是一个电流源，如果芯片内部不能及时把1.33A电流（2000V/1500ohm)泄放，电压才会升上去，造成失效。
先说esd器件设计，这个似乎是很多书的重点内容，无非就是用diode，bip，scr去保护内部电路，这些器件的特性如何。对于diode，没什么好说的，无非一个正向导通，一个反向击穿，不过是利用正向导通还是反向击穿呢？我个人理解大多数是用正向导通特性，因为反向击穿电压似乎还是有些高。
对于bip（ggnmos，gcnmos等也是利用寄生bip），scr这种，属于有snapback特性的器件，参数就包括trig电压，hold电压，二次击穿电流（有的书上是vt1，vt2等）。按照大多数的书说法，trig电压的设计是保护并联器件不被击穿，hold电压是保证正常工作不发生latchup，二次击穿电流反映了承受电流能力的极限。不过一般电路设计者哪里有条件去测试这些呢？多数情况下还是希望知道一个定性的与layout的关系。可是似乎albertwang等人的书上就是对此不提。
我个人理解，trig其实就是bip的击穿电压（与掺杂浓度相关），它应该介于cb0和ce0之间，因为基区电阻大小是介于0和无穷大之间的。esd的版图里就有一项是考虑衬底接触的画法。我自己理解凡是方便esd的画法都是容易latchup的画法。比如esdcell的衬底接触就不要求多（似乎有designrule里特别强调了。但是我印象中若干年前的工艺里又是另一种要求，是工艺变化造成rul的改变，还是知识发展了，认为以前的做法不好，这是个疑问。为了这个blog，专门查了一下资料。我手上某年ker的一个ppt里提到，在0.35um工艺下给esd mos每个finger间都插入接地ptap，保证寄生bjt的基区电阻一致，从而开启一致。但我手上foundry的designrule里都明确禁止了这种做法。）。除此之外，gate电压也是一个控制参数，gcnmos就是利用这个原理去控制cell的开启。还有其他的一些做法，比如scr里给衬底注入等，不设计esd cell，我也就没关心那些奇怪的做法。这里顺带提一下，pmos似乎比较特殊，一般讨论esd都是讨论nmos，pmos似乎snapback特性不明显，抗esd能力很强（为什么呢？有人说是空穴迁移率低，有人说是beta值低，但这前后的逻辑关系是什么呢？），给人的感觉是不用怎么特意保护。
另一项hold电压我就不是太清楚如何控制了，从电学上就是饱和压降和irdrop。但是这个电压也很关键，要避免esd电路变成latchup电路，就全靠这个参数控制。而二次击穿电流应该就基本上直接与esd等级成正比了。二次击穿应该与有效的w/l有关，所以给drain加入镇流电阻是最简单有效的方法，或者就是把drain端距离拉大一些（更多时候需要加sab，阻挡其成为低阻）。这个办法几乎成了esd的代名词，很多时候电路里标follow esd rule，其实就只做了这一个工作。加了镇流电阻，就是希望各个finger之间均匀导通，最差情况也是一个finger在二次击穿之前就能达到trig电压，从而开启其他finger（这个镇流电阻按某文献说法，还有另一个作用就是强迫电流从衬底流动。衬底通路是寄生bjt，在esd时导通能力要强）。所以这里其实还有另一个esd rule，就是每个finger不能太长或者太短。但是加在source端行吗？至少很多实验结论是不行。foundry还提供esd注入一个选项。按一些文献的说法，这是为了降低esd mos的trig电压。但是工艺厂家不同，这个步骤的方法和目的是否一定相同？在不知道每个工艺厂家具体情况之前就轻易下结论是不可信的。就我看到的文档，是没有提这个步骤的详细过程，只是告诉用户，如果加了这层，可能会提高esd能力。
?接下来说说整体架构。对此我也是有很多不解。
早期的一本esd书籍（书名待查）将其总结为对vss和对vdd两种，但是那个章节看的我很是困惑。后来看到有书提到有的架构是利用IO的snapback，有的是利用vdd到vss通路，这种分类才让我觉得似乎和工作中看到的一些有相通之处。不同书籍所讲内容都不相同，这本身就是令人困惑的一件事。从另一方面，也许说明了这个学科知识的演化。
假如我们在IO处放置一个ggnmos之类的器件，那么它一方面可以承受正向压力，以snapback器件的形式导通，另一方面也可以承受负向压力，用寄生的pn结导通。再看esd测试（特别是hbm测试），有IO对IO的测试，也有IO对vdd/vss的测试，那么在实际中会走哪条路径呢？似乎有多种路径可走。原理上来说，自然是走最容易走的路径，那么对esd设计而言，哪条最容易走，又如何让他最容易走，为什么让他最容易走？按后一种分类的方法，就是说，一种设计理念是让IO的器件形成snapback特性，esd脉冲从这里走，另一种理念就是也别搞这么复杂，这么特殊，在vdd和vss之间设计一个特殊通路，让所有的脉冲走这条路好了（但是为什么要这样做呢？据有的人说，这样设计比较容易仿真，因为不涉及特殊器件，听着有那么一些道理）。我看过某些公司的IOip，对于数字IO，他是用ggnmos之类的器件，但是对于模拟IO，则是用二极管器件，为什么要这么做，我曾经问过，但是对方是不愿意回答，不知道这里有什么说法。
让脉冲走vdd到vss的通路产生另一个问题，如何保证脉冲只从设计好的路径通过呢？一般设计规则里并没有给这个器件更小的L，相反还有一定的SAB要求。对此我也不是很理解。一种可能是这个器件常常用RC触发，会动作更加灵敏，另一种可能是这个器件比较接近IO，而内部相对远一些。但是这并不能完全保证。所以我们有的芯片用foundry给的esd电路保护，内部依然出问题，foundry给的保护电路单独测试报告没有任何问题。我个人猜测就是foundry的整体框架没能保证这个保护电路优先开启。如果真是这样，这个esd保护电路岂不是一个样子货？有的人为了解决这个问题，测试出来哪里出问题就把哪里增强一下，有的人专门把内部路径阻抗做大，有的规则似乎专门要求了内部电路的规模，或者要求这种vdd到vss间电路的密度，等等，但是给人的感觉都比不上直接拍胸脯保证保护电路一定是优先级最高的电路。
如果电路的整体电源域比较简单，那么esd的整体架构也就很简单。如果有多个电源域，按书上的说法，必须考虑多个电源域之间的esd。在整体建构上，可以看几个foundry给的示意图，一般都是设计一个公共的esd总线，这样应该有助于减少各个电源域之间esd电路的复杂度。在具体电路上，foundry也会给一些自己的建议。不过从我跟着的工艺来看，随着工艺线宽的减小，要求是越来越多。具体到局部，还会考虑局部地与全局地如果存在一定电位差的情况。我个人感觉，由于线宽减小，栅氧变薄，用pn结击穿来保护栅氧击穿的margin是越来越小，因此必须小心再小心。换句话说，esd这个事情真是和工艺密切相关的，随便乱套经验使不得。把1um下的情况套用到65nm下不行，把65nm下的要求套到1um下也无意义。
在第一个blog里把esd相关的内容考虑分为三部分。第三部分是具体电路对esd的考虑。这个部分我目前把一些凌乱的总结与想法放上去。首先，esd器件都要享受esdrule。这个esdrule原则上有不少，但是大家最先想到的是拉开drain端距离。那么二级esd是否要享受这个待遇呢？除了这个esd待遇，还需要享受其他待遇吗？从foundry的rule和文档上是一点看不出答案，从保险角度看，估计十个人里有十个都会给它做drain拉开，我也不例外。但是我一直觉得二级esd前面那个200ohm电阻应该比这个drain拉开强多了，是否我们在这里就是个无用功呢（还是说这个drain端拉开是为了保证镇流效果，但是实际上二级esd一般只有一个finger，所以在finger间的镇流是无意义的）？其次，如果用防天线效应的最小pn结代替这个二级esd，可以吗？面积是否足够，trig点是否足够？再者，对于输出级如果w足够，是不要esd器件，直接用esdrule，还是用esd器件，不用esdrule？对于后者，如果两边L相等，似乎输出级更容易trig一些，是不是又做了无用功？还有，刚开始做电路时，有人说驱动esd器件的管子也得做esdrule，因为有可能有耦合效应，现在想想这个理论，esd器件上的信号是电流，并不是2000V的电压，因此这个耦合一说似乎不成立，是不是也是无用功？最后，二级esd前面的电阻为什么规则上只让用poly电阻，但是许多esd书籍上都认为poly电阻不适合esd通路，阱电阻之类更适合esd通路？

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