长电科技花絮
后摩尔定律时代封装的技术，尤其是高精密封装技术，在今后的半导体产业发展中会越来越重要。在未来，封测技术和封测企业的发展与整个集成电路产业生态圈的发展将会是一脉相承、相辅相成的。
从应用端折射的未来
郑力指出，封测行业是整个集成电路产业中，与应用市场联系最紧密的一个环节。集成电路从一粒沙子经过成千上百道的工序，最后封装和测试完过后才能交付到应用场景去生产。芯片到了应用场景以后，出现最多的问题往往不是质量问题，而是后道紧密相关的封装和测试，所以要看封测产业未来的发展，首先应该从应用的角度再来观察。
近年来，新兴应用中被提及较多的就是5G和人工智能。但郑力认为，从真正落地的角度来看，5G和人工智能大规模落地的应用都不是很多，还以数据处理和高性能为主要应用场景。
郑力预测，未来五年内运算能力至少成长1000倍，这是集成电路产业，尤其是封测行业实现高性能跨越性发展的坚实基础。而在此发展过程中，半导体制造工艺从10nm制程开始，包含设计到流片在内的全过程所需要的资本投入也在节节高升。7nm总开发成本大约是10nm的2倍，5nm的成本则已高达5亿美元。
目前，台积电和三星是唯二能量产7nm和5nm工艺的厂商。郑力指出，到了7nm和5nm节点，台积电要8年的时间才能够回收资本投入。所以，集成电路产业向前发展正面临一个巨大的资金成本障碍。
另外，万物智能的市场趋势大大提高了对芯片功能应用多元化的需求，One-SoC-Fits-All已不足以胜任。郑力强调，不同应用场景的芯片在性能、能耗、成本等方面必然侧重不同，因此异构集成不可或缺。异构集成可避免对多种类芯片工艺一刀切，节省时间成本，并在3D维度有效延续摩尔定律。
谈到摩尔定律的延续，郑力还认为，摩尔定律的核心并不单单只是18个月单位面积的晶体管数量提升，而是指半导体产业每在一个比较短的时间内，芯片的性能都会有大幅度的提高，这也是集成电路的魅力和活力所在。
高精密封测技术发展
魏少军教授在大会上指出，中国大陆集成电路封测业十五年间的年均复合增长率为15.23％，总体规模仅次于芯片设计业。销售额方面，封测业也高于IC制造业。郑力表示，封测业在中国大陆的集成电路领域的确起到了举足轻重的作用，但前几年封测行业还相对比较沉寂，外界普遍认为其高科技含量并不高。
集成电路的封测技术正在实现从先进封装到高精密封装的转变，这使得封测行业与生态链技术上的紧密合作愈发凸显，包括前道晶圆厂、IDM、材料与设备厂、EDA与IP厂商等。
郑力表示，高精密封装测试在设计封测结构和相关材料时，就可以发现封装行业与生态链的相关性已变得非常之强，包括对电磁屏蔽材料、胶粘材料、散热材料、塑膜材料、热导介质材料以及基板材料等生态链技术产品都提出了更高要求。因此，在后摩尔时代，实现高精密封测及异构集成标准化的首要条件就是一个涵盖晶圆制造、封测、材料、协同设计仿真等的行业生态圈。
显然，在对材料提出高要求的同时，高精密封测也顺势推动了本土高端材料工艺加速创新，例如高精密RDL电镀成型材料、高精密封装Bump塑膜材料、高精密封装基板材料工艺、高精密铜面增加光滑度材料等。
除了材料的技术革新，测试和仿真也在整个高精密封装环节中扮演重要角色。郑力指出，封装行业本身更多的元素是制造，设计的成分并不大。但随着高精密封装向前发展，协同设计也变得越来越重要。长电科技本身也在不断加大在设计方面的投入，确保客户在做高精密、高功效产品时，能够无缝连接。
更大的挑战 更高的上限
之所以说先进封装到高精密封装实现了跨越，国际上也有一个比较统一的共识，也就是高精密封装需要克服三大技术挑战。
郑力指出，第一大挑战就是I/O和Bump Pitch之间的间距越来越小，这对异构集成带来了更为精密的挑战。第二大挑战是由存储器带来的，由于存储器的异构集成相对于CPU而言比较慢，所以要将一快一慢一起封装，就会带来新的技术难题。第三大挑战就是解决高密度I/O与各个GPU之间如何实现互联的问题。
郑力表示，从市场数据来看，业界对高精密封装的定义还有两个硬性要求，即RDL要小于3μm，Bump Pitch小于50μm。在2019年以前，只有台积电和日月光能做到这两点，但今年长电科技符合业界定义的高精密封装工艺也即将开始量产。
整体来看，高精密封装市场还非常小，2019年时总市场规模只有5亿美元，但其增长速度十分惊人。郑力预计，到2025年时市场规模将达到15亿美元，届时长电科技有望拿下8%的市场份额。
“随着集成电路不断的向高精尖领域发展，集成电路的封装测试技术正在从定义模糊的先进封装时代，走进高精密封测这样一个崭新的时代。无论是设计还是封测技术，都会迎来一个更高的上限。”郑力说，“封测行业在向高精密封装时代发展的过程当中，通过不断的创新，与整个产业链的合作会变得越来越紧密。相信集成电路封测技术将在后摩尔定律时代起到非常关键的作用。”