接地和去耦
通常，大学里是没有专门讲授PCB接地和去耦基础知识的课程，如果您知道哪里有，请务必在评论区告诉我们！
这方面知识的掌握很可能来自实验室的经验，或者同行、前辈的分享。一般情况下，由于时间限制，绝大部分电气工程课程都不会涉及这些重要的实际问题。大多数电气工程专业毕业生都是在工作中学习这些技能，因而只要您对电路设计过程（从原理图到布局直至PCB最终生产）涉及的关键问题稍有了解，就会拥有胜人一筹的优势。
完美接地vs.不完美接地
图1a显示信号源与负载之间隔开了一段距离，接地G1和G2通过一个回路连接起来。理想情况下，G1和G2之间的接地阻抗为0，因此接地回路电流不会在G1和G2之间产生一个差分电压。
图1a. 在电路中的任何一点，电流的算术和为0，或者说流出去的必会流回来。若G1和G2之间的阻抗为0，则G1和G2之间无差分电压。
遗憾的是，让回流路径保持零阻抗是不可能的，接地回路阻抗在接地电流作用下，会在G1和G2之间产生一个误差电压ΔV。G1和G2之间的连接不仅有电阻，还有电感，这里忽略杂散电容的影响。但在本文“关于去耦”部分，您会了解到电源层和接地层之间的电容是如何帮助高频去耦的。
G1和G2之间流动的电流可以是信号电流或其他电路引起的外部电流。
可以看到图2试验板中的总线阻抗如何既有阻性元件又有感性元件。接地总线阻抗是否会影响电路运行，不仅取决于电路的直流精度要求，而且取决于模拟信号频率和电路中数字开关元件产生的频率分量。
图2. 采用无焊试验板的电路
如果最大信号频率为1 MHz，并且电路仅需要几毫安(mA)电流，那么接地总线阻抗可能不是问题。然而，如果信号为100 MHz，并且电路驱动一个需要100 mA的负载，那么阻抗很可能会成为问题。
大部分情况下，由于'母线(buss wire)'在大多数逻辑转换等效频率下具有阻抗，将其用作数字接地回路是不能接受的。例如，#22标准导线具有约20 nH/英寸的电感和1 mΩ/英寸的电阻。由逻辑信号转换产生的压摆率为10 mA/ns的瞬态电流，在此频率下流经1英寸的该导线，将形成200 mV的无用压降：
对于具有2 V峰峰值范围的信号，此压降会转化为约10%的误差（大约3.5位精度）。即使在全数字电路中，该误差也会大幅降低逻辑噪声裕量。
对于低频信号，该1 mΩ/英寸电阻也会产生一个误差。例如，100 mA电流流过1英寸的#22标准导线时，产生的压降约为：
一个2 V峰峰值范围的信号数字化到16位精度时，其1 LSB = 2 V/216= 30.5 μV。因此，导线电阻引起的100 μV误差约等于16位精度水平的3.3 LSB误差。
图3显示了模拟接地回路中流动的高噪声数字电流如何在输入模拟电路的电压VIN中产生误差。将模拟电路地和数字电路地连接在同一点（如下方的正确电路图所示），可以在某种程度上缓解上述问题。
图3.模拟电路和数字电路使用单点接地可降低高噪声数字电路引起的误差效应。
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接地层在当今系统中必不可少
在无焊试验板中，甚至在图2所示的采用总线结构的电路板中，能够用来降低接地阻抗的手段并不多。无焊试验板在工业系统设计中是非常罕见的。实接地层是提供低阻抗回流路径的工业标准方法。生产用印刷电路板一般有一层或多层专门用于接地。这种方法相当适合最终生产，但在原型系统中较难实现。关于将接地层运用到原型中的一些技术，请参见ADI官网上的文章《试验板和原型制作技术》。
图4.显示了一个包含模拟电路、数字电路以及一个混合信号器件（模数转换器或数模转换器等）并针对PCB的典型接地安排。
模拟电路和数字电路在物理上相隔离，分别位于各自的接地层上。混合信号器件横跨两个接地层，系统单点或星形接地是两个接地层的连接点。
您应当知道，关于模拟接地和数字接地，还有其他已被证明有效的接地原理。建议您下载ADI智库出品的《PCB设计秘籍》了解更多详情，当然，这些原理全都基于同样的概念——分析模拟和数字电流路径，然后采取措施以较大限度地减少它们之间的相互影响。
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了解基于电源抑制参数的去耦需求
放大器和转换器等模拟集成电路具有至少两个或两个以上电源引脚。对于单电源器件，其中一个引脚通常连接到地。诸如ADC和DAC等混合信号器件可以具有模拟和数字电源电压以及I/O电压。像FPGA这样的数字IC还可以具有多个电源电压，例如内核电压、存储器电压和I/O电压。
不管电源引脚的数量如何，IC数据手册都详细说明了每路电源的的允许范围，包括推荐工作范围和最大绝对值，而且为了保持正常工作和防止损坏，必须遵守这些限制。
然而，由于噪声或电源纹波导致的电源电压的微小变化—即便仍在推荐的工作范围内—也会导致器件性能下降。
例如在放大器中，微小的电源变化会产生输入和输出电压的微小变化，如图5所示。
放大器对电源电压变化的灵敏度通常用电源抑制比（PSRR）来量化，其定义为电源电压变化与输出电压变化的比值。
图5显示了典型高性能放大器（OP1177）的PSR随频率以大约6dB/8倍频程（20dB/10倍频程）下降的情况。图中显示了采用正负电源两种情况下的曲线图。尽管PSRR在直流下是120dB，但较高频率下会迅速降低，此时电源线路上有越来越多的无用能量会直接耦合至输出。
如果放大器正在驱动负载，并且在电源轨上存在无用阻抗，则负载电流会调制电源轨，从而增加交流信号中的噪声和失真。
尽管数据手册中可能没有给出实际的PSRR，数据转换器和其他混合信号IC的性能也会随着电源上的噪声而降低。电源噪声也会以多种方式影响数字电路，包括降低逻辑电平噪声容限，由于时钟抖动而产生时序错误。
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适当的局部去耦在PCB上是必不可少的
典型的4层PCB通常设计为接地层、电源层、顶部信号层和底部信号层。表面贴装IC的接地引脚通过引脚上的过孔直接连接到接地层，从而较大限度地减少接地连接中的无用阻抗。
电源轨通常位于电源层，并且路由到IC的各种电源引脚。显示电源和接地连接的简单IC模型如图6所示。
图6. 显示走线阻抗和局部去耦电容的IC模型。
IC内产生的电流表示为IT。流过走线阻抗Z的电流产生电源电压VS的变化。如上所述，根据IC的PSR，这会产生各种类型的性能降低。
通过使用尽可能短的连接，将适当类型的局部去耦电容直接连接到电源引脚和接地层之间，可以较大限度地降低对功率噪声和纹波的灵敏度。去耦电容用作瞬态电流的电荷库，并将其直接分流到地，从而在IC上保持恒定的电源电压。虽然回路电流路径通过接地层，但由于接地层阻抗较低，回路电流一般不会产生明显的误差电压。
图7显示了高频去耦电容必须尽可能靠近芯片的情况。否则，连接走线的电感将对去耦的有效性产生不利影响。
图7. 高频去耦电容的正确和错误放置。
图7左侧，电源引脚和接地连接都可能短，所以是有效的配置。然而在图7右侧中，PCB走线内的额外电感和电阻将造成去耦方案的有效性降低，且增加封闭环路可能造成干扰问题。
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选择正确类型的去耦电容
低频噪声去耦通常需要用电解电容（典型值为1μF至100μF），以此作为低频瞬态电流的电荷库。将低电感表面贴装陶瓷电容（典型值为0.01μF至0.1μF）直接连接到IC电源引脚，可较大程度地抑制高频电源噪声。所有去耦电容必须直接连接到低电感接地层才有效。此连接需要短走线或过孔，以便将额外串联电感降至低点。
大多数IC数据手册在应用部分说明了推荐的电源去耦电路，用户应始终遵循这些建议，以确保器件正常工作。
铁氧体磁珠（以镍、锌、锰的氧化物或其他化合物制造的绝缘陶瓷）也可用于在电源滤波器中去耦。铁氧体在低频下（<100kHz）为感性—因此对低通LC去耦滤波器有用。100kHz以上，铁氧体成阻性（低Q）。铁氧体阻抗与材料、工作频率范围、直流偏置电流、匝数、尺寸、形状和温度成函数关系。
铁氧体磁珠并非始终必要，但可以增强高频噪声隔离和去耦，通常较为有利。这里可能需要验证磁珠永远不会饱和，特别是在运算放大器驱动高输出电流时。当铁氧体饱和时，它就会变为非线性，失去滤波特性。
请注意，某些铁氧体甚至可能在完全饱和前就是非线性。因此，如果需要功率级，以低失真输出工作，当原型在此饱和区域附近工作时，应检查其中的铁氧体。典型铁氧体磁珠阻抗如图8所示。
在为去耦应用选择合适的类型时，需要仔细考虑由于寄生电阻和 电感产生的非理想电容性能。
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实际电容及其寄生效应
图9所示为实际电容的模型。电阻RP代表绝缘电阻或泄漏，与标称电容(C)并联。第二个电阻RS（等效串联电阻或ESR）与电容串联，代表电容引脚和电容板的电阻。
电感L（等效串联电感或ESL）代表引脚和电容板的电感。最后，电阻RDA和电容CDA一起构成称为电介质吸收(DA)现象的简化模型。在采样保持放大器(SHA)之类精密应用中使用电容时，DA可造成误差。但在去耦应用中，电容的DA不重要，予以忽略。
图10显示了不同类型的100 μF电容的频率响应。理论上，理想电容的阻抗随着频率提高而单调降低。实际操作中，ESR使阻抗曲线变得平坦。随着频率不断升高，阻抗由于电容的ESL而开始上升。'膝部'的位置和宽度将随着电容结构、电介质和电容值而变化。因此，在去耦应用中，常常可以看到较大值电容与较小值电容并联。较小值电容通常具有较低ESL，在较高频率时仍然像一个电容。电容并联组合覆盖的频率范围比组合中任何一个电容的频率范围都要宽。
图10. 各种100μF电容的阻抗
电容自谐振频率就是电容电抗(1/ωC)等于ESL电抗(ωESL)时的频率。对这一谐振频率等式求解得到下式：
所有电容的阻抗曲线都与图示的大致形状类似。虽然实际曲线图有所不同，但大致形状相同。最小阻抗由ESR决定，高频区域由ESL决定，而后者在很大程度上受封装样式影响。
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去耦电容类型
电解电容系列具有宽值范围、高电容体积比和广泛的工作电压，是极佳的高性价比低频滤波器元件。该系列包括通用铝电解开关类型，提供10 V以下直至约500 V的工作电压，大小为1 μF至数千μF不等（以及成比例的外形尺寸）。
所有电解电容均有极性，因此无法耐受约1 V以上的反向偏置电压而不造成损坏。此类元件具有相对较高的漏电流（可能为数十μA），具体漏电流在很大程度上取决于特定系列的设计、电气尺寸、额定电压及施加电压。不过，漏电流不可能是基本去耦应用的主要因素。
大多数去耦应用不建议使用通用铝电解电容。不过，铝电解电容有一个子集是'开关型'，其设计并规定用于在最高达数百kHz的频率下处理高脉冲电流，且损耗很低。此类电容在高频滤波应用中可直接媲美固态钽电容，且具有更广泛的可用值。
固态钽电解电容一般限于50 V或更低的电压，电容为500 μF或更低。给定大小时，钽电容比铝开关电解电容呈现出更高的电容体积比，且具有更高的频率范围和更低的ESR。钽电容一般也比铝电解电容更昂贵，对于浪涌和纹波电流，必须谨慎处理应用。
使用有机或聚合物电解质的高性能铝电解电容也已问世。这些电容系列拥有略低于其他电解类型的ESR和更高的频率范围，另外低温ESR下降也较小。此类元件使用铝聚合物、特殊聚合物、POSCAP™和OS-CON™等标签。
陶瓷或多层陶瓷(MLCC)具有尺寸紧凑和低损耗特性，通常是数MHz以上的优选电容材料。不过，陶瓷电介质特性相差很大。对于电源去耦应用，一些类型优于其他类型。采用X7R的高K电介质配方时，陶瓷电介质电容的值最高可达数μF。Z5U和Y5V型的额定电压最高可达200 V。X7R型在直流偏置电压下的电容变化小于Z5U和Y5V型，因此是较佳选择。
NP0（也称为COG）型使用介电常数较低的配方，具有标称零TC和低电压系数（不同于较不稳定的高K型）。NP0型的可用值限于0.1 μF或更低，0.01 μF是更实用的上限值。
多层陶瓷(MLCC)表面贴装电容的极低电感设计可提供近乎较优的RF旁路，因此越来越频繁地用于10 MHz或更高频率下的旁路和滤波。更小的陶瓷芯片电容工作频率范围可达1 GHz。对于高频应用中的这些及其他电容，通过选择自谐振频率高于最高目标频率的电容，可确保有用值符合需要。
薄膜型电容一般使用绕线，增加了电感，因此不适合电源去耦应用。此类型更常用于音频应用，此时需要极低电容和电压系数。
最后，务必选择击穿电压至少为电源电压两倍的电容，否则当电路上电时，可能会发生意外。
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不良去耦技术对性能的影响
图11显示了1.5 GHz高速电流反馈运算放大器AD8000的脉冲响应。两幅示波器图均是利用评估板获得。左侧曲线显示正确去耦的响应，右侧曲线显示同一电路板上去除去耦电容后的响应。两种情况中，输出负载均为100 Ω。
示波器图说明，没有去耦时，输出表现出不良响铃振荡，这主要是因为电源电压随负载电流变化而偏移。
现在考察正确及错误去耦对14位、105 MSPS/125 MSPS高性能数据转换器ADC AD9445 的影响。虽然转换器通常无PSRR规格，但正确去耦仍非常重要。图12显示正确设计电路的FFT输出。这种情况下，我们使用AD9445的评估板——注意频谱很干净。
AD9445的引脚排列如图12所示。请注意，电源和接地引脚有多个。这是为了降低电源阻抗（并联引脚）。
模拟电源引脚有33个。18个引脚连接到AVDD1（电压为3.3 V ± 5%），15个引脚连接到AVDD2（电压为5 V ± 5%）。DVDD（电压为5 V ± 5%）引脚有4个。在本实验所用的评估板上，每个引脚有0.1 μF陶瓷去耦电容。此外，沿电源走线还有数个10 μF电解电容。
图14显示了从模拟电源去除去耦电容后的频谱。请注意，高频杂散信号增加了，还出现了一些交调产物（低频成分）。信号SNR已显著降低。本图与上图的差异是去除了去耦电容。
图15显示从数字电源去除去耦电容的结果。注意杂散同样增加了。另外应注意杂散的频率分布。这些杂散不仅出现在高频下，而且跨越整个频谱。本实验使用转换器的LVDS版本进行。可以想象，CMOS版本会更糟糕，因为LVDS的噪声低于饱和CMOS逻辑。
这些实验表明，除去大多数或所有去耦电容会导致性能降低，但要分析或预测除去一两个去耦电容的影响是很困难的。当拿不定主意时，优质策略是放上电容。虽然成本略有增加，但消除了性能降低的风险，这样做通常是值得的。
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