半导体全面分析：制造三大工艺，晶圆四大工艺！
技术：设计流程
100 亿个晶体管在指甲盖大小的地方组成电路，想想就头皮发麻！一个路口红绿灯设置不合理，就可能导致大片堵车，电子在芯片上跑来跑去，稍微有个 PN 结出问题，电子同样会堵车，所以芯片的设计异常重要
芯片制造的过程就如同用乐高盖房子一样，先有晶圆作为地基，再层层往上叠的芯片制造流程后，就可产出必要的芯片（后面会介绍），然而，没有设计图，拥有再强制造能力都没有用
1. 规格制定
在 IC 设计中，最重要的步骤就是规格制定，这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改
第一步：确定 IC 的目的、效能为何，对大方向做设定第二步：察看需要何种协议，否则芯片将无法和市面上的产品相容第三步：确立 IC 的实作方法，将不同功能分配成不同的单元，并确立不同单元间连结的方法，如此便完成规格的制定
2. 设计芯片细节
这个步骤就像初步记下建筑的规画，将整体轮廓描绘出来，方便后续制图。 在 IC 芯片中，便是使用硬体描述语言（HDL）将电路描写出来。 常使用的 HDL 有Verilog、VHDL等，藉由程式码便可轻易地将一颗 IC 功能表达出来。 接着就是检查程式功能的正确性并持续修改，直到它满足期望的功能为止
3. 设计蓝图在 IC 设计中，逻辑合成这个步骤便是将确定无误的 HDL code，放入电子设计自动化工具（EDA tool），让电脑将 HDL code 转换成逻辑电路，产生如下的电路图， 之后，反复的确定此逻辑闸设计图是否符合规格并修改，直到功能正确为止
4. 电路布局与绕线
将合成完的程式码再放入另一套EDA tool，进行电路布局与绕线（Place And Route）。在经过不断的检测后，便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色，每种不同的颜色就代表着一张光罩
▲ 常用的演算芯片- FFT 芯片，完成电路布局与绕线的结果
5.光罩
一颗IC 会产生多张的光罩，这些光罩有上下层的分别，每层有各自的任务。制作时，便由底层开始，逐层制作，完成目标芯片
在此过程中，常用的工具包括IP 模块和 EDA，下面会详细介绍
技术：晶圆、芯片、封测
芯片制造是人类历史上最复杂的工艺，加工精度为头发丝的几千分之一，需要上千个步骤才能完成，其难度，堪比两弹一星
依产品种类不同，产品所需的加工道次约 400 至 600 道，加工时间 2-3 个月，可分为晶圆、芯片、封测三大部分，下面一一介绍
制造之晶圆
1. 晶圆技术：定义
盖房要有地基，如果将芯片制造比拟成用乐高积木盖房子，藉由一层又一层的堆叠，完成自己期望的造型（也就是各式芯片），便需要一个平稳的基板，对芯片制造来说，这个基板就是衬底，也叫晶圆，是制造半导体器件的“地基”，通过在衬底上实施一系列的工艺流程，就可以得到相应的半导体产品
回想一下小时候在玩乐高积木时，积木的表面都会有一个一个小小圆型的凸出物，藉由这个构造，我们可将两块积木稳固的叠在一起，且不需使用胶水。芯片制造，也是以类似这样的方式，将后续添加的原子和基板固定在一起。因此，我们需要寻找表面整齐的基板，以满足后续制造所需的条件，在固体材料中，有一种特殊的晶体结构──单晶（Monocrystalline）。它具有原子一个接着一个紧密排列在一起的特性，可以形成一个平整的原子表层。因此，采用单晶做成晶圆，便可以满足以上的需求。
2. 晶圆技术：提纯、生长、成型
硅晶圆的制造可以归纳为三个基本步骤：提纯、单晶硅生长、硅片成型
提纯
硅的主要评判指标是纯度，你想想，如果硅原子之间有一堆杂质，那电子就别想在满轨道和空轨道之间跑顺畅。无论啥东西，纯度越高制造难度越大。用于太阳能发电的高纯硅要求99.9999%，这玩意儿全世界超过一半是中国产的，早被玩成了白菜价。芯片用的电子级高纯硅要求99.999999999%(别数了，11个9) ，半导体硅片的制造难度远远大于光伏硅片
提纯分成两个阶段，第一步是冶金级纯化，加入碳，以氧化还原的方式，将氧化硅转换成 98% 以上纯度的硅第二步是三氯氢硅法（西门子法Siemens process），通过加热含碳的硅石来生成气态的二氧化硅（SiO2）再用纯度约98%的二氧化硅，通过压碎和化学反应生产含硅的三氯氢硅气体（SiHCl3）最后用改良西门子法，将三氯氢硅经过再一次的化学过程，用氢气还原制备出纯度为99.999999999%的半导体级硅
生长
这种硅原子纯度够了，但排列混乱，会影响电子运动，只能叫多晶硅
长晶技术路线主要分为直拉法（CZ），区熔法（FZ）。其中直拉法是目前市场的主流，可支持 12 寸硅片生产，而区熔法则相对简单，仅可支持 8 寸及以下尺寸硅片生产
将多晶硅融化，形成液态的硅，以单晶的硅种（seed）和液体表面接触，一边旋转一边缓慢的向上拉起。至于为何需要单晶的硅种，是因为硅原子排列就和人排队一样，会需要排头让后来的人该如何正确的排列，硅种便是重要的排头，让后来的原子知道该如何排队。最后，待离开液面的硅原子凝固后，排列整齐的单晶硅柱便完成了
成型
硅晶棒再经过切段、滚磨、切片、倒角、抛光、激光刻后，成为集成电路工厂的基本原料——硅晶圆片
3. 技术路线：大尺寸化
伴随着半导体行业的发展，硅片的尺寸也逐步提升。每次硅片直径的提升，都会使得单片晶圆产出的芯片数量呈几何倍数增长，从而在生产过程中提供显著的规模经济效益
晶圆面积越大，在同一晶圆上可生产的集成电路IC越多，成本越低，硅片的发展趋势也是大尺寸化，目前300mm硅片已成为业内主流，2017 年全球 12 寸出货面积约占硅片总体的66.1%
12 寸硅片的下一站是18 寸（450mm）硅片，但由于 12 寸硅片可以满足当前的生产需求，且 18 寸硅片设备研发难度极大，由于面临资金和技术的双重压力，晶圆厂向450mm（18英寸）产线转移的速度放缓，根据国际预测，到2020 年左右，450mm的硅片开发技术才有可能实现初步量产
三、芯片
1. 技术：定义
硅片切好之后，就要在晶圆上把成千上万的电路装起来的，干这活的就叫“晶圆厂”。各位拍脑袋想想，以目前人类的技术，怎样才能完成这种操作？2. 技术：流程
硅片切好之后，就要在晶圆上把成千上万的电路装起来的，干这活的就叫“晶圆厂”。各位拍脑袋想想，以目前人类的技术，怎样才能完成这种操作？
用原子操纵术？想多了，朋友！等你练成御剑飞行的时候，人类还不见得能操纵一个一个原子组成各种器件，那究竟怎么做呢？
在开始前，我们要先认识 IC 芯片是什么。IC 全名集成电路（Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的方式组合起来。藉由这个方法，我们可以减少连接电路时所需耗费的面积。下图为 IC 电路的 3D 图，从图中可以看出它的结构就像房子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造比拟成盖房子。
从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分就是上一篇介绍的晶圆，从这张图可以更明确的知道，晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分，则是于 IC 制作时要完成的地方。
首先，在这里可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅，是一栋房子的门户，出入都由这里，在掌握交通下通常会有较多的机能性。因此，和其他楼层相比，在兴建时会比较复杂，需要较多的步骤。在 IC 电路中，这个大厅就是逻辑闸层，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一起，完成功能齐全的 IC 芯片。黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的构造，而且每层楼在兴建时也不会有太多变化。这一层的目的，是将红色部分的逻辑闸相连在一起。之所以需要这么多层，是因为有太多线路要连结在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。在这之中，不同层的线路会上下相连以满足接线的需求。
分层施工，逐层架构
知道 IC 的构造后，接下来要介绍该如何制作。试想一下，如果要以油漆喷罐做精细作图时，我们需先割出图形的遮盖板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不断的重复这个步骤后，便可完成整齐且复杂的图形。制造 IC 就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来，详细工艺下面详细介绍
最后便会在一整片晶圆上完成很多IC 芯片，接下来只要将完成的方形 IC 芯片剪下，便可送到封测厂做封装测试，至于封测厂是什么东西？
3. 技术：工艺
集成电路制造工艺繁多复杂，晶圆厂厂内大致上可分为四大区：真空区、黄光区、蚀刻区、扩散区
真空区：乃沉积暨离子植入，也就是在晶圆上覆盖一层薄膜，所以也称为薄膜区。薄膜沉积工艺系在晶圆上沉积一层待处理的薄膜，薄膜工艺常用于在晶圆表面制备各类半导体、绝缘体、金属的薄膜材料，包含CVD、PVD（蒸发和溅射）、电镀、外延等；沉积工艺包括化学沉积和物理沉积，形成多层的光刻和刻蚀立体结构，构成绝缘层或金属导电层，详细请 持续关注本公众号史晨星（shichenxing1）设备篇
黄光区：主要是使电路图显影，匀胶工艺系把光刻胶涂抹在薄膜上，光刻和显影工艺系把光罩上的图形转移到光刻胶，集成电路的最小线宽取决于光刻设备的分辨率，它定义了半导体器件尺寸，光刻的工艺水平直接决定芯片的制程水平和性能水平，详细请 持续关注本公众号史晨星（shichenxing1）设备篇
蚀刻区：使用化学剂来蚀刻出所需要的电路，刻蚀工艺系把光刻胶上图形转移到薄膜，去除光刻胶后，即完成图形从光罩到晶圆的转移，将没有受光阻保护的硅晶圆，以离子束蚀刻，刻蚀工艺的提高在于不断缩小PN间的闸极，详细请 持续关注本公众号史晨星（shichenxing1）设备篇
扩散区：又称为炉管区均为高温加工的处理，掺杂工艺是形成N型和P型掺杂结构的过程，包含扩散和离子注入两类；离子注入工艺对硅基材料进行掺杂，形成PN区，构成晶体管，详细请 持续关注本公众号史晨星（shichenxing1）设备篇
上述四大工艺循环，分层施工，逐层架构，最终完成芯片制作
4. 技术路线：制程
半导体产业技术进步主要有两大方向：一是硅片直径越大→硅片面积越大→单个晶圆上芯片数量越多→效率越高→成本越低；二是制程越小→晶体管越小→相同面积上的元件数越多→性能越高→产品越好，那么制程是什么呢，下面详细介绍
三、制程
1. 技术：定义晶体管结构中，电流从 Source(源极)流入 Drain(漏级)，Gate(栅极)相当于闸门，主要负责控制两端源极和漏级的通断。 栅极的宽度决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。 而栅极的最小宽度(栅长)，就是芯片工艺中提到的制程
以 14纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸， 缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？上 图中的L就是我们期 望缩小的部分。 藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端
电脑是以0 和 1作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate 端做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和 0
2. 技术：摩尔定律
1965年4月19日，摩尔定律是由英特尔公司的创始人之一戈登·摩尔提出，《电子学》杂志（ElectronicsMagazine）发表了摩尔（时任仙童半导体公司工程师）撰写的文章 “让集成电路填满更多的组件”，文中预言半导体芯片上集成的晶体管和电阻数量将每年增加一倍
1975年，摩尔根据当时的实际情况对摩尔定律进行了修正，把 “每年增加一倍” 改为 “每两年增加一倍”。所以，业界普遍流行的说法是当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24 个月便会增加一倍，性能也将提升一倍
3. 技术路线：High-k 45nm→FinFET 22nm→GAA 5nm
晶体管设计的思路主要是两点：第一提升开关响应度，第二降低漏电流。晶体管物理的图，就是漏电流-栅电压的关系图：
其中 oxide，绝缘层，作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了
最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3.9。但在尺寸缩小到一定限度时，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流
眼看摩尔定律要终结到45 nm了，大家开始疯狂寻找，最后找到一种名为HfO2的材料，这就叫做high-k，这里的k是相对介电常数（相对于二氧化硅的而言）
金属栅是与high-k配套的一项技术。high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置，进而影响晶体管的阈值电压，金属的自由电荷浓度极高（超过10^20），而且有镜像电荷效应，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响
但干到28 nm，又干不下去了，1999 年，胡正明教授在美国加州大学领导着一个研究小组探索如何将 CMOS 技术拓展到 25nm 及以下领域，最后提出两种可行方案：一是立体型结构的FinFET 晶体管，另外一种是基于SOI的超薄绝缘层上硅体技术 (UTB-SOI，FD-SOI 晶体管技术)，因为他的两个重要发明，摩尔定律在今天得以再续传奇
晶体管本质上是开关，有两个基本状态：开和关。与栅栏门允许或限制通行一样，FET栅极可允许或限制源与漏之间的电子流动。通常将FET直接装配在硅片上。绝缘介电层覆盖在硅片表面上，并将成为栅极介电层。导电层（如多晶硅或某种金属）被沉积在介电层上，最终成为栅极电极。该器件结构又名“平面型栅极”
当栅极长度过短时，就会出现短沟道效应（如漏电流）,栅极的宽度决定了电流通过时的损耗，宽度越窄，功耗越低。当制程逼近20nm时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题
FinFET又叫鳍式场效应晶体管，这种新的晶体管把芯片内部平面的结构变成了 3D，把栅极形状改制，增加 Gate 端和下层的接触面积，减小栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。除此之外，在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在 FinFET 的架构中，闸门成类似鱼鳍的叉状 3D 架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制，是解决20纳米及以下制程电流泄露问题的核心技术
想到难，做到更难。为什么呢？因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题，详细请 持续关注本公众号史晨星（shichenxing1）设备篇
另外一种技术路线是SOI，特点是特殊材料、普通工艺，而FinFET的特点是普通材料，特殊工艺。FD-SOI是一种平面工艺技术，相对于Bulk CMOS主要多了一层叫做埋氧层的超薄绝缘层位于基硅顶部，用于形成一个超薄的晶体管通道，由于通道非常薄，所以没有必要掺杂通道，从而使晶体管完全耗尽
但干到7 nm，又干不下去了，GAAFET（Gate All Around）晶体管将是未来最有可能突破 7 nm以下FinFET工艺的候选技术，GAAFET是一个周边环绕着gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin设计在旁边，能够提供比普通FinFET更好的电路特性，“全包覆栅极”或“纳米丝”方法是应7nm或5nm 节点而生的概念
4. 技术：28 nm 成本最低
随着制程节点的缩小和工艺精度的提高，集成电路设计产品的设计成本迅速增加，10nm 的设计成本约为 28nm 的 4.5 倍，7 纳米制程节点的工艺研发费用达3 亿美金，5 纳米研发费用在5.4 亿美金，同时开发风险也随之增加
28 纳米是长制程节点，预计工艺生命周期将持续20年，从单位晶体管成本来看，28 纳米制程节点每百万门单价 2.7 美金，是目前市场上单位门成本最低的制程节点
来源：史晨星
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