3纳米SoC 模拟部分如何设计？
模拟IC工程师在3nm工艺技术上面临着巨大的挑战，迫使他们在每一个新的工艺节点上都要想出创造性的解决方案。不过，这些问题必须解决，因为如果缺少了模拟电路，任何数字芯片都无法工作。
随着制造技术的缩小，数字逻辑在功率、性能和面积的某些组合方面有所改进，工艺技术针对这些进行了优化。然而，对应模拟IC，随着每一个过程的收缩，电压下降，寄生的数量增加，噪声和变化增加。新技术，如GAA 影响了设计灵活性，模拟工程师经常不得不重新设计，只以保持相同的功能，有时会以牺牲面积为代价。
至少，每个SoC都有某种类型的接口或外围设备。Synopsys产品管理和营销集团总监哈尼·埃尔哈克表示：“比如SerDes会有用于PCI Express或USB。芯片可能会与内存通信，这将需要类似DDR或HBM的东西，这是另一个复杂的模拟块。所有这些大型数字soc都将包含嵌入式SRAM，这是一种模拟电路。模拟是任何SoC不可分割的一部分，如果SoC要达到3nm，模拟电路也要达到3nm。问题是，所有这些先进的节点都是为数字设计的。模拟设计人员需要跳过重重障碍才能使事情顺利进行。"
图 1：模拟在设计中的作用越来越大
它需要不同的思维方式。Cadence高级解决方案架构师 Jeff Johnson 表示：“虽然这是一个数字过程，但模拟设计人员正在寻找应用这些技术来构建模拟模块的方法。” “在某些情况下，他们会建立更多的校准。过程变化变得如此之大，而数字逻辑又如此廉价，以至于您可以添加校准回路或以不同的方式来实现。”
这是否实用是另一回事。"我们明年初将在N3工艺推出PCIe和PHY，所以我们已经完成了这些设计"Synopsys的员工产品营销经理PriyankShukla说。"模拟设计人员总是想出创新的电路方案来解决工艺问题。在模拟设计中，关注的重要参数之一是电源电压，它要降到1.4伏，而不是1.5伏。我们绕过这些限制，想出了新的架构。模拟设计的另一个大问题是匹配。每个晶体管的行为都是单独的，你必须为两个晶体管的性能进行匹配。"
最小的模拟构件
对于数字来说，会有标准的原始门、寄存器和存储器基本模块，所有的设计都是由它们构成的。模拟也有一套类似的基本模块。"Cadence的Johnson说："模拟的基本模块是诸如带隙、运算放大器、PLL、比较器、数模转换器（DAC）和模数转换器（ADC）。"如果你有这些构件，你可以用它们做很多事情。例如， SerDes是由PLL、带隙、比较器和ADC组成的。"
其中一些块变得更具挑战性。“带隙电路是一个关键模块，它为整个 SoC 提供恒定电压”。Synopsys 的 Shukla 说。“在前几代，这个带隙是硅的带隙电压，为 1.2 伏。在 3nm 工艺节点，电源本身非常接近此值，因此您需要一种新设计来在 SoC 中创建恒定参考电压。”
要提供数字电路所期望的功能，还需要许多其他模块。“电源管理需要AC/DC转换器和其他模拟电路.”Synopsys 的 Elhak 说。“与传感器接口的芯片将需要 ADC。在数字 SoC 上始终需要 PLL 来生成时钟。PLL 是当今任何 SoC 中都需要包含的非常重要的模块，即使它是纯数字的。”
但并非所有模拟功能都可以在最新节点中经济地构建。“模拟块的面积与数字块的扩展方式不同。” 西门子 EDA产品管理负责人 SathishkumarBalasubramanian 说。“例如，承受一定电流的 100 欧姆多晶硅电阻器在 28 纳米工艺中的尺寸与在 180 纳米工艺中的尺寸大致相同。或者 LC 振荡器中使用的电感器的尺寸也不会按比例缩小。”
匹配一直是模拟的重要功能。“你会制造大、宽、长的门长设备来尝试匹配，” Johnson说。“随着流程的改变，你只需要改变这些东西的工作方式，你可以通过使用我们所说的堆叠门来实现匹配功能，从而节省空间。或者我可以插入一个ADC来校准一些东西。这可能比试着做一个大得多的差分对要小得多。”
可变性带来了很多挑战。“这意味着你必须运行更多的蒙特卡罗模拟，”Elhak 说。“这也意味着设计师需要创新的架构来校准流程变化。这些可能是数字环路，甚至是增加模拟电路复杂性的软件环路。EDA 的一大创新是变异性分析，即high-sigma蒙特卡罗，它使用机器学习来更快地运行蒙特卡罗分析。从工具的角度来看，这些都是解决这种可变性问题的重要领域。”
获得第一个芯片
在您拥有芯片之前，必须对模型和工具建立一定程度的信任。“这一切都始于 PDK，您必须信任 PDK 和工具” 舒克拉说。“作为 SerDes 设计师，一旦拥有芯片，我就可以进行关联。这介于我的设计和我实际看到的模拟性能之间。在那之前，我相信代工厂提供的 PDK。”
这些 PDK 随着时间的推移而发展。“代工厂有非常具体的发布方式和编号方式”约翰逊说。“即使在他们进入所谓的生产版本之后，他们也经常发现某些事情发生了变化，或者他们没有获得他们想要的良率，因此他们做出了巨大的改变，使设备性能与您开始时相比发生了显着变化。它开始是一个非常理论化的东西”
第一个概念验证芯片很重要。Elhak 说：“在开发 PDK 时，有一些初始工作已经完成，代工厂将一些硅片进行流片，并在此基础上改进 PDK 模型。从晶体管模型中，您可以运行 SPICE 仿真来表征数字门构建模型的延迟、噪声和泄漏，这些模型稍后用于布局和布线、时序和电源签核。但这一切都始于定义 PDK。
与过去相比，可以提前完成更多工作。“一些客户无法等待设备模型和 PDK 的验证过程，”Elhak 说。“这就是 TCAD 出现的地方。模拟团队与 TCAD 团队合作进行所谓的 TCAD 设计协同优化。标准流程从 TCAD 开始，以开发流程并定义设备模型。这用于实际构建原型，然后使用开发的设备模型来运行电路仿真。”
游戏规则改变者
随着行业向 3nm 迈进，模拟设计师必须应对的不仅仅是工艺变化。新晶体管与其他变化一起发挥作用。“下一个游戏规则改变者是环栅(GAA) 晶体管，” Fraunhofer IIS自适应系统部工程高级系统集成组组长兼高效电子部门负责人 Andy Heinig 说。“目前还不清楚是否所有代工厂都会在 3nm 开始使用它们，但如果采用了GAA，模拟模块设计将是非常困难的。所有晶体管都必须在非常规则的网格中实现，这使得很难为模拟组件获得正确的尺寸。”
GAA确实有一线生机。"GAA实际上有助于控制晶体管的阈值电压，"Shukla说。"你可以更好地控制晶体管的性能。但晶体管的长度是有限的，因为你是从四周来覆盖晶体管的。不同性能的晶体管可以通过不同的宽度和长度比来实现。这就是模拟设计师在这个工具箱中的拥有两个参数"。
但也有弊端。"使用GAA，电容会增加"Shukla说。"不仅有栅极和漏极之间的电容，还有体部和漏极之间的电容，等等。这就变得难以补偿了。当您只有一个控制门时，就会产生寄生电容，这很容易理解。但现在有了 GAA，电容及其补偿就成了模拟的问题。”
另一个即将发生的潜在变化是埋入式电源轨. 这将电源轨移动到芯片的背面，通过芯片的通孔来传输电源。美妙之处在于它释放了晶圆正面的金属以进行布线”约翰逊说。“它还消除了很多寄生效应，可以通过使电源和接地远离高速信号来真正减少电容。如果需要，可以使连线更宽以降低电阻，而无需付出很大的电容代价。
代工厂差异
随着这些新技术的引入，所有代工厂不太可能同时或以完全相同的方式采用每种技术。业内文献表明，对于 GAA 和埋入式电源轨，这一点将非常明显。这给 IP 开发人员带来了额外的负担，因为他们必须为每个流程定制甚至重新设计他们的模拟模块。
“每个代工厂都提供不同的 PDK，并且在模拟中使事情变得更加困难，”Shukla 说。“考虑匹配，不通代工厂会有不同的方法来确保两个晶体管之间的匹配。这意味着我们需要不同的技术来应对不同流程带来的这些挑战。”
为了应对代工厂的差异，我们尽可能地将一切标准化设计方法，在 28nm中，我们采用了基于行的方法。在这种方法中，我们限制了设计师在进行设计时的选择。他们无法选择任何他们想要的门长度和宽度。我们会给出一张选择表，这限制了他们的选择，并使许多代工厂差异正常化。作为我们方法开发的一部分，我们会研究这个过程，我们会得出我们认为对我们正在做的IP来说是正确的数字，例如SerDes和DDR，然后将其标准化。我认为这与我们将要与 GAA 做的事情完全相同。
这正成为一个更重要的考虑因素。“许多客户正在采用多晶圆厂战略，因为他们无法保证一个晶圆厂的产能” Elhak 说。“代工厂之间的技术存在差异，这意味着模拟设计师需要创建不同的设计，即使是同一个芯片，以便能够在多个晶圆厂制造。对于 IP 提供商而言，这种限制甚至更大，他们现在需要在大量工艺节点上创建相同的 IP。”
验证团队的规模增长速度远快于设计团队的规模。“工艺已经变得非常复杂，寄生参数数量也大大增加。” 约翰逊说。“如果你有 100 个节点，每个节点都可以独立变化。不仅每个节点可能不同，而且每个节点内的寄生参数也可能不同。”
电路尺寸也在增长。“有了这些先进的节点，控制晶体管尺寸的可能性就很有限了”Elhak 说。“这需要使用和堆叠更多的晶体管。此外，处理较低电压所需的创新架构正在增加晶体管数量。相同电路的晶体管数量显着增加，只是为了实现相同的功能。”
它还需要改变方法论。如今，寄生效应与设计参数处于同一数量级。“过去，设计师能够在布局前运行大多数仿真验证。然后在设计结束时，他们运行提取并进行布局后验证。现在，寄生效应正在影响设计的行为方式，因为这些寄生效应与设计中的其他参数相似。客户发现布局前和布局后的结果有 30% 的差异。这意味着他们需要从布局后仿真开始设计。”
西门子的Balasubramanian 表示同意。“对于高级节点，布局后仿真是必须的。预布局仿真足够好的日子已经一去不复返了。寄生效应和器件噪声现在是影响模拟设计的关键因素。”
一个新技术节点可能会针对数字进行优化，但如果它不能实现基本的模拟电路，那么它就没有实际价值。它不需要有最大的模拟规格，只要它足够好就可以了。
当这与新的封装技术相结合时，会有更大的自由度。Fraunhofer 的 Heinig 表示：“我们预计该技术中只会实现最少的模拟部件，并且大多数模拟部件将使用小芯片方法。那么，在 GAA 技术中只需要 PLL 和芯片到芯片接口。”
原文：