【精品博文】基于FPGA的异步FIFO验证（1）

今天要介绍的异步FIFO，可以有不同的读写时钟，即不同的时钟域。由于异步FIFO没有外部地址端口，因此内部采用读写指针并顺序读写，即先写进FIFO的数据先读取（简称先进先出）。这里的读写指针是异步的，处理不同的时钟域，而异步FIFO的空满标志位是根据读写指针的情况得到的。为了得到正确的空满标志位，需要对读写指针进行同步。一般情况下，如果一个时钟域的信号直接给另一个时钟域采集，可能会产生亚稳态，亚稳态的产生对设计而言是致命的。为了减少不同时钟域间的亚稳态问题，我们先对它进行两拍寄存同步，如图1所示。当然，对异步信号的寄存越多，产生亚稳态的概率就越小，但延时越多。不过一般情况下，寄存两拍就够了。为了继续减少亚稳态产生的概率，在对异步信号同步之前，将其转换为格雷码，使其每个状态只有一个位在变化。例如，假设N位二进制变量产生的亚稳态概率为a，那么二进制转换成格雷码后其产生的亚稳态概率则为a/N。

图1  对异步信号用两级寄存器同步

根据上述原理，设计了异步FIFO的架构，如图2所示。

图2  异步FIFO设计架构

根据异步FIFO的设计架构，归纳以下设计步骤：

写时钟域：

（1）根据写使能wr_en和写满标志位wr_full产生二进制写指针

（2）根据二进制写指针产生双端口RAM的写地址

（3）由二进制写指针转换成格雷码写指针

（4）对格雷码读指针在写时钟域中进行两级同步得同步后格雷码读指针

（5）同步后格雷码读指针转化成同步后二进制读指针

（6）步骤（3）与步骤（4）比较得写满标志位wr_full

（7）步骤（1）与步骤（5）相减得指示写FIFO的数据量

读时钟域：

（8）根据读使能rd_en和读空标志位rd_empty产生二进制读指针

（9）根据二进制读指针产生双端口RAM的读地址

（10）由二进制读指针转换成格雷码读指针

（11）对格雷码写指针在读时钟域中进行两级同步得同步后格雷码写指针

（12）同步后格雷码写指针转化成同步后二进制写指针

（13）步骤（10）与步骤（11）比较得读空标志位rd_empty

（14）步骤（8）与步骤（12）相减得指示读FIFO的数据量

（未完待续！下文更新“Verilog HDL设计电路”）