【精品博文】勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL

Verilog与VHDL

说到FPGA，我们一定关心它的开发方式。FPGA开发本质上就是一些逻辑电路的实现而已，因此早期的FPGA开发通过绘制原理图（和现在的硬件工程师绘制原理图的方式大体相仿）完成。而随着FPGA规模和复杂性的不断攀升，这种落后的设计方式几乎已经被大家遗忘了，取而代之的是能够实现更好的编辑性和可移植性的代码输入方式。

说到FPGA的设计代码，经过近三十年的发展，只有Verilog和VHDL二者最终脱颖而出，成为了公认的行业标准。对于这两种不同的语法，它们的历史渊源、孰优孰劣这里就不提了。美国和中国台湾地区的逻辑设计公司大都以Verilog语言为主，国内目前学习和使用Verilog的人数也在逐渐超过VHDL。从学习的角度来讲，Verilog相对VHDL有着快速上手、易于使用的特点，博得了更多工程师的青睐。即便是从来没有接触过Verilog的初学者，只要凭着一点C语言的底子加上一些硬件基础，三两个月很快就可以熟悉Verilog语法。当然了，仅仅是入门还是远远不够的，真正掌握Verilog是必须花很多时间和精力，加上一些项目的实践，才会慢慢对可编程逻辑器件的设计有更深入的理解和认识。

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