使用带HBM芯片的注意事项

Vitis HLS合集来了

Vivado合集来了（2018-2019）

Vivado合集来了（2020-2021）

Virtex UltraScale+部分芯片中集成了HBM（High Bandwidth Memory），如下图所示。HBM的容量最小为8GB，最大可达16GB，极大地增强了存储带宽。

先从芯片结构角度看，对比VU13P和VU37P，把VU13P的SLR0用HBM替换，同时在SLR1内增加了32个HBM AXI接口（硬核），其余两个SLR（SLR2和SLR3）保持不变，就构成了VU37P。这样VU37P其实就是3个SLR加上HBM构成的SSI芯片。

从设计角度考虑，仍以VU37P为例。作为多die芯片，跨die路径是设计性能的一个瓶颈。使用HBM时，如果跨die路径是从SLR2到HBM，这意味着这条路径穿过了SLR1和SLR0，也就是两次跨die，因此，需要添加至少5级别流水寄存器以实现时序收敛，如下图所示。

同时，Xilinx建议确保从SLR2到SLR0的HBM AXI接口路径是垂直的，而不是对角交错的，如下图右侧是推荐的路径，而左侧布局方式则容易导致布线拥塞。

由于HBM以及32个HBM AXI硬核接口都在SLR0内，因此合理规划SLR0的资源利用率可有效缓解布线拥塞。对于HBM AXI接口利用率较高的设计，应尽可能减少与HBM无关逻辑的资源利用率，以保证HBM AXI能够使用到最佳位置的逻辑资源。此外，由于HBM AXI接口靠近I/O列，如下图中蓝色菱形标记所示。因此，如果在SLR0使用MIG IP会增加时序收敛的难度，建议此时将MIG IP放置在SLR1或SLR2。这要在设计初期规划好。

当同时使用PCIE4C和HBM时，Xilinx建议使用距离HBM AXI接口最远的PCIE4C，如下图绿色箭头所标记的位置。

Vivado Intelligent Design Run（2）

Vivado Intelligent Design Run (1)

Abstract Shell流程分析（2）

Abstract Shell流程分析（1）

Vivado下封装IP基本知识

文 | Teacher Gao 图 | Teacher Gao

Copyright @ TeacherGaoFPGAHub