了解下DRAM长个啥样～看看跟你有没有眼缘@@
知道了DRAM存储信息的基本单元，接下来就是多个基本单元的阵列化，毕竟单一元包存储的信息太少，我们现在用的各种内存都已经是动辄几个G了，一个bit实在太少了，所以把多个元包排成一行，就是多个单元包都挂在一条bitline上，理论上肯定是挂越多越好，但实际情况是一条bitline挂太多元包，bitline会变得太长，从而导致寄生电容越来越大，结果就是信号从bitline的一端传输到另一端的延时变长，结果就是bitline两端信号同不性太差，影响性能，我们用的内存的基本原则当然是越快越好，挂太多元包到同一条bitline上就会破坏我们的初衷，所以，我们只能忍痛割爱，把bitline控制在一定长度范围以内，所以你要说了，那我要的内存容量还不够该咋办？所以你看我的下图还给你留了一条bitline，你就接着往下面挂好了。
所以，继续往下面一条bitline上挂元包后变成了下图这样。
我们先不要管最右边的辅助电路，我们只看元包，现在是两行n列了，一般肯定还是不够的，所以只能继续增加类似结构，如下图，我们看到，这时候我们的元包更多了，但同样的，辅助电路也double了，这种设计就是每条辅助电路管控相应的2行元包，所以每次能够对元包读写的数量就是两行元包的数量。
如果我们把两个辅助电路互相连在一起，每次读写的数据量也会翻倍，怎么样，有没有点神奇，是不是有点入门了？
所以，你就知道了，继续拓扑下去，就会有更多的元包，从而形成一个阵列，例如下图的示意图，每个交点代表一个元包，从而形成了一个大的阵列，这个阵列的数据存储量一般就是G级别的了，我们把一个这种阵列叫做一个bank，所以你就知道了，我放多个bank就能实现更大的存储量。
所以就有了bank0/1/2/3……，这些bank再由一些外围电路控制，就形成了一个完整的DRAM内存。
找了一个好多代以前的DRAM图片，就意思一下，体会一下大概的布局就好了，这个是三星90nm工艺512M的图片，不管怎么发展，这个有4个bank是一目了然吧！中间十字区域是一些接口，主要用的PAD都在中间。
到这里，我们把什么是DRAM简单介绍了一下，应该不太难理解吧！所以各位可能会有疑问了，这架构挺简单的，如何缩小尺寸，增加容量怎么就比CPU难了呢？我可以先说一些，那就实际的阵列与我们刚刚简单讲的阵列是有差异的，而且DRAM的cell(元包）实际上不是一个单一的1T1C，这其中的详细结构才是导致了面积等比例缩小越来越难的根本原因，容我卖个关子，这个手机打字太慢了，我们下次再讲吧！
谢谢大家的阅读，好久没有更新了，我太懒了，以后尽量抽点时间把DRAM, SRAM,3D NAND/eflash的基础知识都讲点，希望尽自己的微薄之力，为祖国的半导体事业添砖加瓦！
最后大家看看DRAM用金属后段做的环形电容的示意图吧！先有个了解，体会一下制作上的难度。